本发明专利技术公开了一种嵌入式RSIC‑DSP处理器系统及构建方法，包括融合的RSIC‑DSP双核处理器，所述RSIC‑DSP双核处理器采用并行8级双流水线进行指令处理，其中，所述双流水线包括：RSIC流水线和DSP流水线；8级所述RSIC流水线依次为IC1、IC2、DEC、REG、ALU、DC1、DC2和WRB；8级所述DSP流水线依次为IC1、IC2、DEC、REG、MAC1、MAC2、MAC3和WRB；该处理器系统能够提高处理器性能，降低功耗。
【技术实现步骤摘要】
本专利技术涉及处理器设计领域，特别涉及一种嵌入式RSIC-DSP处理器系统及构建方法。
技术介绍
现有的片上系统(System-on-a-chip，S0C)芯片性能以及芯片制造成本，芯片低功耗等领域。业界常见的中高端SOC芯片采用单核、双核、4核、8核甚至更多核处理器模式来构建片上系统的控制和数据运算等。为了能让处理器在超高频下工作，在处理器架构上考虑时，处理器流水线必须拥有15-20级以上超长流水线，这意味着更多的指令被同时送入指令流水中来处理。当一切顺利时，可以获得更高的吞吐量，更高的功耗，当流水线停顿时，流水线被迫停下来，整个处理器性能为零，保持高功耗不变；当处理器出现异常时，流水线暂停，进入流水线中的所有指令需要做清除操作，采用流水线级数越多时，流水操作复杂度加大，需要更多的逻辑电路处理流水异常，逻辑电路增多导致功耗加大，同时处理器性能也在大幅降低。如此采用超长流水线来设计处理器是不科学。处理器所占SOC面积的40%以上，占整个芯片功耗的50%以上，且处理器工作性能和功耗直接影响片上系统的性能和功耗，由此处理器在整个片上系统起着至关重要的工作。因此，如何提高处理器性能，降低功耗是本领域技术人员员需要解决的关键性技术问题。
技术实现思路
本专利技术的目的是提供一种嵌入式RSIC-DSP处理器系统，该嵌入式RSIC-DSP处理器系统采用双发射，8级流水线来提高处理器性能，降低功耗，提高效率。为解决上述技术问题，本专利技术提供一种嵌入式RSIC-DSP处理器系统构建方法，包括:将RSIC和DSP融合成RSIC-DSP双核处理器；所述RSIC-DSP双核处理器采用并行8级双流水线进行指令处理；其中，所述双流水线包括:RSIC流水线和DSP流水线；8 级所述 RSIC 流水线依次为 IC1、IC2、DEC、REG、ALU、DC1、DC2 和 WRB ；8 级所述 DSP 流水线依次为 ICl、IC2、DEC、REG、MAC1、MAC2、MAC3 和 WRB。其中，所述的嵌入式RSIC-DSP处理器系统构建方法还包括:在RSIC-DSP双核处理器外部增加指令缓存存储区，用于嵌入式RSIC-DSP处理器系统根据所述指令缓存存储区的使用情况和指令高速缓冲存储区的使用情况进行动态合并，扩大所述指令缓存存储区或所述指令高速缓冲存储区的空间；在RSIC-DSP双核处理器外部增加数据缓存存储区，用于嵌入式RSIC-DSP处理器系统根据所述数据缓存存储区的使用情况和数据高速缓冲存储区的使用情况进行动态合并，扩大所述数据缓存存储区或所述数据高速缓冲存储区的空间。其中，所述的嵌入式RSIC-DSP处理器系统构建方法还包括:利用搬移操作，将所述指令缓存存储区和所述数据缓存存储区动态合并，扩大所述指令缓存存储区或所述数据缓冲存储区的空间；和/或，将所述指令高速缓冲存储区和所述数据高速缓冲存储区动态合并，扩大所述指令高速缓冲存储区或所述数据高速缓冲存储区的空间。其中，所述的嵌入式RSIC-DSP处理器系统构建方法还包括:其中，通过指令相关性特性判断RSIC流水线和DSP流水线中数据相关性，并将具有相关性的数据通过转发电路进行传递。本专利技术提供一种嵌入式RSIC-DSP处理器系统，包括:融合的RSIC-DSP双核处理器，所述RSIC-DSP双核处理器采用并行8级双流水线进行指令处理，其中，所述双流水线包括=RSIC流水线和DSP流水线；8 级所述 RSIC 流水线依次为 ICl、IC2、DEC、REG、ALU、DC1、DC2 和 WRB ；8 级所述 DSP 流水线依次为 ICl、IC2、DEC、REG、MAC1、MAC2、MAC3 和 WRB。其中，所述的嵌入式RSIC-DSP处理器系统还包括:设置在所述RSIC-DSP双核处理器外部的指令缓存存储区和数据缓存存储区。其中，所述RSIC-DSP双核处理器的指令长度为16位和32位。其中，所述RSIC-DSP双核处理器采用AMBA-AXI标准接口。其中，所述嵌入式RSIC-DSP处理器系统的地址空间划分为用户模式、第一核心模式和第二核心模式。本专利技术所提供的嵌入式RSIC-DSP处理器系统及嵌入式RSIC-DSP处理器系统构建方法，包括融合的RSIC-DSP双核处理器，所述RSIC-DSP双核处理器采用并行8级双流水线进行指令处理，其中，所述双流水线包括=RSIC流水线和DSP流水线；8级所述RSIC流水线依次为 IC1、IC2、DEC、REG、ALU、DC1、DC2 和 WRB ；8 级所述 DSP 流水线依次为 IC1、IC2、DEC、REG、MAC1、MAC2、MAC3 和 WRB。本专利技术通过将RSIC(Reduced Instruct1n Set Computing，精简指令集计算机)与DSP(Digital Signal Processing，数字信号处理)融合在一起形成RSIC-DSP双核处理器结构，可以解决RSIC与DSP处理器之间的通讯和单独编程的问题，由于两个处理器融合在一起，因此其指令集即合二为一；这样可以简化系统的编程，提高处理效率，同时也降低了成本及系统的功耗；且本专利技术还摒弃了现有技术中采用超长流水线进行指令处理的方式，而是采用双发射的8级流水线进行指令处理；这样可以提高RSIC-DSP双核处理器的性能，降低功耗。【附图说明】为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本专利技术实施例提供的嵌入式RSIC-DSP处理器系统拓扑图；图2为本专利技术实施例提供的嵌入式RSIC-DSP处理器系统并行8级双流水线的示意图；图3为本专利技术实施例提供的嵌入式RSIC-DSP处理器系统并行8级双流水线的任务划分不意图；图4为本专利技术实施例提供的RSIC流水线和DSP流水线指令相关性检测在流水线中的执行示意图；图5为本专利技术实施例提供的嵌入式RSIC-DSP处理器系统的功能结构框图；图6为本专利技术实施例提供的嵌入式RSIC-DSP处理器系统的地址空间划分的示意图；图7为本专利技术实施例提供的指令高速缓冲存储区控制器的示意图；图8为本专利技术实施例提供的数据高速缓冲存储区控制器的示意图。【具体实施方式】本专利技术的核心是提供一种嵌入式RSIC-DSP处理器系统，该嵌入式RSIC-DSP处理器系统采用双发射，8级流水线来提高处理器性能，降低功耗，提高效率。为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术提供的嵌入式RSIC-DSP处理器系统构建方法可以包括:将RSIC和DSP融合成RSIC-DSP双核处理器；所述RSIC-DSP双核处理器采用并行8级双流水线进行指令处理；其中，所述双流水线包括:RSIC流水线和DSP流水线；8 本文档来自技高网...
【技术保护点】
一种嵌入式RSIC‑DSP处理器系统构建方法，其特征在于，包括：将RSIC和DSP融合成RSIC‑DSP双核处理器；所述RSIC‑DSP双核处理器采用并行8级双流水线进行指令处理；其中，所述双流水线包括：RSIC流水线和DSP流水线；8级所述RSIC流水线依次为IC1、IC2、DEC、REG、ALU、DC1、DC2和WRB；8级所述DSP流水线依次为IC1、IC2、DEC、REG、MAC1、MAC2、MAC3和WRB。
【技术特征摘要】
【专利技术属性】
技术研发人员：廖红辉，
申请(专利权)人：浪潮北京电子信息产业有限公司，
类型：发明
国别省市：北京;11
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