基于FPGA的DFI标准DDR3控制器制造技术

一种基于FPGA的DFI标准DDR3控制器，其包括依次电连接的AXI接口模块、AXI控制器、周期性读取模块、协议控制器以及信号接口模块；AXI接口模块用于接收FPGA发送的用户逻辑，并将用户逻辑发送给AXI控制器；还用于接收AXI控制器转发的DDR3的内存数据，并将内存数据发送转发给FPGA；AXI控制器用于用户逻辑转化为AXI协议形式的数据，并将AXI协议形式的数据发送给周期性读取模块；还用于接收周期性读取模块发送的DDR3的内存数据，将DDR3的内存数据发送给AXI接口模块；周期性读取模块用于为DDR3物理层的动态校准提供周期性的数据选通数据DQS，还用于周期性地将AXI形式数据发送给协议控制器，周期性地将DDR3的内存数据发送给AXI控制器。

【技术实现步骤摘要】

本专利技术涉及芯片设计
，特别涉及一种基于FPGA的DFI标准DDR3控制器。
技术介绍
随着半导体技术的发展，存储器技术也得到飞速发展，其中DDR3内存颗粒以其大容量、高速、运行稳定等优点成为目前存储器的主流。DDR3内存颗粒增加了许多新的技术。例如:引入飞跃(FLY_BY)的拓扑结构，提高信号的完整性；提供写入均衡(WriteLeveling)和读取均衡(Read Leveling)机制，用以补偿FLY_BY结构带来的数据、时钟信号和选通信号之间的偏斜；增加ZQ校准引脚校准片内终结电阻(ODT)和输出驱动器。DDR3控制器主要完成对DDR3内存颗粒的数据读写，包括DDR3控制器和DDR3物理层(PHY)两部分。DDR3控制器接收来自AXI总线发来的访存请求，将指令、地址和数据通过本地应用接口(NIF)发送到协议控制器，协议控制器根据DFI协议将其传输到物理层。物理层接收DDR3控制器发来的数据和其他信号，并根据DDR3内存颗粒的时序要求，将数据写入DDR3内存颗粒。同时DDR3物理层将读到的DDR3内存颗粒数据按照DFI协议要求传到DDR3控制器中，DDR3控制器将其进行处理后传到AXI总线。芯片设计中通常使用FPGA来验证ASIC原型系统的功能和性能，Xilinx公司的Virtex-7系列现场可编程门阵列(FPGA)验证平台可以做2000万门ASIC的原型验证，但是其DDR3PHY与控制器之间的接口并没有采用DFI标准，而现有的ASIC实现的DDR3控制器通常采用DFI标准，为了在Virtex-7系列FPGA平台上验证ASIC原型系统，需要一种能在Xilinx Virtex-7系列FPGA上实现DFI (DDR物理层接口 )标准的DDR3控制器。
技术实现思路
有鉴于此，本专利技术提供一种基于FPGA的DFI标准DDR3控制器。一种基于FPGA的DFI标准DDR3控制器，其包括AXI接口模块、AXI控制器、周期性读取模块、协议控制器以及信号接口模块:AXI接口模块、AXI控制器、周期性读取模块、协议控制器以及信号接口模块依次电连接；AXI接口模块用于接收FPGA发送的用户逻辑，并将用户逻辑发送给AXI控制器；还用于接收AXI控制器转发的DDR3的内存数据，并将内存数据发送转发给FPGA ;AXI控制器用于用户逻辑转化为AXI协议形式的数据，并将AXI协议形式的数据发送给周期性读取模块；还用于接收周期性读取模块发送的DDR3的内存数据，将DDR3的内存数据发送给AXI接口模块；周期性读取模块用于为DDR3物理层的动态校准提供周期性的数据选通数据DQS，还用于周期性地将AXI形式数据发送给协议控制器，周期性地将DDR3的内存数据发送给AXI控制器；协议控制器用于将AXI协议形式的数据转化为DFI协议形式的数据，并将DFI协议形式的数据转发给信号接口模块；还用于接收信号接口模块发送的DDR3的内存数据，并将DDR3的内存数据发送给周期性读取模块；信号接口模块用于将从协议控制器处接收的DFI协议形式的数据转发给DDR3物理层，还用于将从DDR3物理层处接收的内存数据转发给协议控制器。在本专利技术所述的基于FPGA的DFI标准DDR3控制器中，所述信号接口模块用于:向DDR3物理层发送如下信号:DFI 写数据使能信号 dfi_wrdata_en ；DFI 写数据信号 dfi_wrdata ；DDR命令发送的时隙信号mc_ _cas_slot ；DDR3控制器的命令信号mc_cmd ；DDR3控制器的数据偏移信号mc_data_offset ；DDR3的物理层刷新和短校准期间使能温度检测采样信号tempmon_sample_en。在本专利技术所述的基于FPGA的DFI标准DDR3控制器中，所述信号接口模块用于:还用于接收DDR3物理层发送的如下信号:校准读数据偏移值信号calib_rd_data_offset ；控制队列满信号phy_mc_ctrl_full ；命令队列满信号phy_mc_cmd_full ；数据队列满信号phy_mc_data_full。在本专利技术所述的基于FPGA的DFI标准DDR3控制器中，周期性读取模块用于当周期性读取的时刻到达时，如果周期性读取模块没有在初始化校准阶段，并且读请求队列为空时，跳转到等待当前读写请求完成的状态，否则周期性读取模块仍为空闲状态；如果当前读写请求完成，则发起读请求命令，并将周期性读取模块置为忙状态，以阻止AXI控制器继续发送数据；当读请求写入读请求队列后，将周期性读取模块恢复空闲状态。本专利技术提供的基于FPGA的DFI标准DDR3控制器，通过在AXI控制器和协议控制器之间增加周期性读取模块，为Virtex-7系列DDR3物理层提供周期性的数据选通(DQS)信号，辅助其完成动态校准。通过信号接口模块来和协议控制器交互。可以保证周期性的DQS信号的产生，同时不会打乱正常数据的传输。本专利技术解决了在Virtex-7系列FPGA平台上验证DFI标准DDR3的专用集成电路(ASIC)原型系统，减小了流片的风险。【附图说明】图1为本专利技术实施例的基于FPGA的DFI标准DDR3控制器结构框图。【具体实施方式】如图1所示，一种基于FPGA的DFI标准DDR3控制器，其包括AXI接口模块1、AXI控制器2、周期性读取模块3、协议控制器4以及信号接口模块6:AXI接口模块1、AXI控制器2、周期性读取模块3、协议控制器4以及信号接口模块6依次电连接。AXI控制器2即为高性能总线协议(Advanced extensible Interface, AXI)控制器。可选地，周期性读取模块3、协议控制器4之间通过NIF接口模块电连接。AXI接口模块I用于接收FPGA发送的用户逻辑，并将用户逻辑发送给AXI控制器2 ;还用于接收AXI控制器2转发的DDR3的内存数据，并将内存数据发送转发给FPGA。AXI控制器2用于用户逻辑转化为AXI协议形式的数据，并将AXI协议形式的数据发送给周期性读取模块3 ;还用于接收周期性读取模块3发送的DDR3的内存数据，将DDR3的内存数据发送给AXI接口模块I。周期性读取模块3用于为DDR3物理层的动态校准提供周期性的数据选通数据DQS，还用于周期性地将AXI形式数据发送给协议控制器4，周期性地将DDR3的内存数据发送给AXI控制器2。协议控制器4用于将AXI协议形式的数据转化为DFI协议形式的数据，并将DFI协议形式的数据转发给信号接口模块6 ;还用于接收信号接口模块6发送的DDR3的内存数据，并将DDR3的内存数据发送给周期性读取模块3。信号接口模块6用于将从协议控制器4处接收的DFI协议形式的数据转发给DDR3物理层，还用于将从DDR3物理层处接收的内存数据转发给协议控制器4。可选地，在本专利技术实施例所述的基于FPGA的DFI标准DDR3控制器中，所述信号接口模块6用于:向DDR3物理层发送如下信号:DFI 写数据使能信号 df i_wrdata_en ； DFI 写数据信号 dfi_wrdata ；DDR命令发送的时隙信号mc_ _cas_slot ；DDR3控制器的命令信号mc_cmd ；DDR3控制器的数据偏移信号mc_data_of本文档来自技高网...

【技术保护点】
一种基于FPGA的DFI标准DDR3控制器，其特征在于，其包括AXI接口模块、AXI控制器、周期性读取模块、协议控制器以及信号接口模块：AXI接口模块、AXI控制器、周期性读取模块、协议控制器以及信号接口模块依次电连接；AXI接口模块用于接收FPGA发送的用户逻辑，并将用户逻辑发送给AXI控制器；还用于接收AXI控制器转发的DDR3的内存数据，并将内存数据发送转发给FPGA；AXI控制器用于用户逻辑转化为AXI协议形式的数据，并将AXI协议形式的数据发送给周期性读取模块；还用于接收周期性读取模块发送的DDR3的内存数据，将DDR3的内存数据发送给AXI接口模块；周期性读取模块用于为DDR3物理层的动态校准提供周期性的数据选通数据DQS，还用于周期性地将AXI形式数据发送给协议控制器，周期性地将DDR3的内存数据发送给AXI控制器；协议控制器用于将AXI协议形式的数据转化为DFI协议形式的数据，并将DFI协议形式的数据转发给信号接口模块；还用于接收信号接口模块发送的DDR3的内存数据，并将DDR3的内存数据发送给周期性读取模块；信号接口模块用于将从协议控制器处接收的DFI协议形式的数据转发给DDR3物理层，还用于将从DDR3物理层处接收的内存数据转发给协议控制器。...

【技术特征摘要】

【专利技术属性】
技术研发人员：呙涛，黄亮，高齐，张宇，
申请(专利权)人：中国船舶重工集团公司第七零九研究所，
类型：发明
国别省市：湖北;42