本发明专利技术公开了一种基于FPGA的V‑BY‑ONE编解码系统，组包模块的信号输出端通过第一双时钟先入先出队列模块连接编码模块的信号输入端，编码模块的信号输出端连接扰码模块的信号输入端，扰码模块的信号输出端通过串并转换器连接解扰模块的信号输入端，解扰模块的信号输出端连接解包模块的信号输入端，解包模块的信号输出端连接解码模块的信号输入端，解码模块的信号输出端连接第二双时钟先入先出队列模块的信号输入端。本发明专利技术能使液晶测试装置的体积和功耗大幅减小，同时集成度大幅提高。
【技术实现步骤摘要】
本专利技术涉及大尺寸液晶模组的测试
，具体地指一种基于FPGA(Field —Programmable Gate Array，即现场可编程门阵列)的V_BY_0NE(—种高清数字显示接口 )编解码系统及方法。
技术介绍
随着消费的需求提升，液晶模组尺寸越来越大，分辨率越来越高，液晶模组的测试装置所需要的信号的带宽越来越高，目前基于传统LVDS(Low-Voltage DifferentialSignaling，低压差分信号)接口的测试装置，是由芯片直接输出多组低压差分测试信号进行液晶模组的检测，存在如下技术问题:1、基于LVDS接口的测试装置中的低压差分信号速率低(大多数低压差分信号速率在IGbps以下，最高不超过1.5Gbps)，高带宽需要的传输线缆繁多；2、基于LVDS接口的测试装置中的每组低压差分信号均需要传输时钟，多组低压差分信号需要对应的多路时钟，降低了有效带宽。3、多路低压差分信号传输时的功耗大，电磁干扰严重。针对上述技术问题，技术人员开发出了基于ASIC专有芯片的V-BY-ONE ( 一种专用于图像传输的数字接口标准)测试装置，该装置将输出的低压差分测试信号经过ASIC专有芯片转换成V-BY-ONE信号，并用转换后的V-BY-ONE信号进行液晶模组的检测，经过一段时间的使用后，技术人员发现上述基于ASIC专有芯片的V-BY-ONE测试装置存在如下技术问题:1、基于ASIC专有芯片的V-BY-ONE测试装置的单芯片支持通道少，多通道(即多个芯片)时导致PCB (Printed Circuit Board，印制电路板)面积大，功耗高。2、基于ASIC专有芯片的V-BY-ONE测试装置的系统复杂，同步困难；3、基于ASIC专有芯片的V-BY-ONE测试装置在进行测试时，需要将低压差分信号转换为V-BY-ONE信号，需要增加相应的转换接口，增加了测试装置额外的体积；4、基于ASIC专有芯片的V-BY-ONE测试装置的速率范围固定，灵活性差，不能支持高速率传输。
技术实现思路
本专利技术的目的就是要提供一种基于FPGA的V-BY-ONE编解码系统及方法，该系统和方法能使液晶测试装置的体积和功耗大幅减小，同时集成度大幅提高。为实现此目的，本专利技术所设计的基于FPGA的V-BY-ONE编解码系统，其特征在于:包括组包模块、第一双时钟先入先出队列模块、编码模块、扰码模块、串并转换器和解码单元，其中，所述组包模块的信号输出端通过第一双时钟先入先出队列模块(Double ClockFIFO,First Input First Output)连接编码模块的信号输入端，编码模块的信号输出端连接扰码模块的信号输入端，扰码模块的信号输出端通过串并转换器连接解码单元的信号输入端。所述解码单元包括解扰模块、解包模块、解码模块、第二双时钟先入先出队列模块，所述解扰模块的信号输入端与串并转换器连接，解扰模块的信号输出端连接解包模块的信号输入端，解包模块的信号输出端连接解码模块的信号输入端，解码模块的信号输出端连接第二双时钟先入先出队列模块的信号输入端。一种V-BY-ONE编解码的方法，它包括如下步骤:步骤1:分离视频输入信号送入组包模块I内按V-BY-ONE协议的规则进行组包处理，形成包含视频数据和控制数据的数据包；步骤2:组包模块将包含视频数据和控制数据的数据包发送到第一双时钟先入先出队列模块进行时钟域转换处理，将包含视频数据和控制数据的数据包的时钟域转换到V-BY-ONE信号接口层对应的时钟域；步骤3:第一双时钟先入先出队列模块将转换时钟域后的数据包发送到编码模块，在编码模块中对转换时钟域后的数据包按照V-BY-ONE协议规定的模式进行编码，形成V-BY-ONE协议模式数据包；步骤4:编码模块将编码后形成的V-BY-ONE协议模式数据包送入扰码模块进行扰码处理；步骤5:扰码模块将扰码处理后的V-BY-ONE协议模式数据包通过串并转换器发送到解扰模块进行与上述扰码处理对应的解扰处理；步骤6:解扰模块将解扰处理后的V-BY-ONE协议模式数据包送入解包模块进行与上述组包对应的解包处理，还原成上述V-BY-ONE协议模式数据包； 步骤7:解包模块将解包处理后形成的V-BY-ONE协议模式数据包发送到解码模块进行与上述编码对应的解码处理，得到V-BY-ONE接口时钟域下的视频信号，该视频信号包括对应的视频数据和控制数据；步骤8:解码模块将上述V-BY-ONE接口时钟域下的视频信号发送给第二双时钟先入先出队列模块进行时钟域转换处理，将V-BY-ONE接口时钟域下的视频信号还原为与上述分离视频输入信号的时钟域对应的分离视频输出信号。本专利技术的有益效果:本专利技术中设置的组包模块、第一双时钟先入先出队列模块、编码模块、扰码模块、串并转换器、解扰模块、解包模块、解码模块和第二双时钟先入先出队列模块采用FPGA实现，在大尺寸模组测试设备中，极大的提高集成度，减小体积，FPGA架构有利于更快的V-BY-ONE信号传输速度。另外，本专利技术可以充分利用FPGA具有的多路收发器，在一个FPGA内可布置多路本专利技术的V-BY-ONE编解码系统，能同时进行多路V-BY-ONE编解码处理(传统的ASCI专有芯片只能处理2路)，减小了系统复杂性，降低系统功耗，本专利技术的结构简单，相比传统ASCI专有芯片的复杂结构，本专利技术更容易保证多路V-BY-ONE编解码处理之间的同步；同时，本专利技术充分利用了FPGA接口的多样性(如晶体管至晶体管逻辑电平信号接口、低压差分信号接口、数字显示接口和移动产业处理器接口)，解决专有ASCI专有芯片只能支持LVDS信号的问题，提供了良好的灵活性。【附图说明】图1为本专利技术的结构框图。其中，I一组包模块、2—第一双时钟先入先出队列模块、3—编码模块、4一扰码模块、5—串并转换器、6—解扰模块、7—解包模块、8—解码模块、9 一第二双时钟先入先出队列模块。【具体实施方式】以下结合附图和具体实施例对本专利技术作进一步的详细说明:一种基于FPGA的V-BY-ONE编解码系统，如图1所示，包括组包模块1、第一双时钟先入先出队列模块2、编码模块3、扰码模块4、串并转换器5、解扰模块6、解包模块7、解码模块8、第二双时钟先入先出队列模块9，其中，所述组包模块I的信号输出端通过第一双时钟先入先出队列模块2连接编码模块3的信号输入端，编码模块3的信号输出端连接扰码模块4的信号输入端，扰码模块4的信号输出端通过串并转换器5连接解扰模块6的信号输入端，解扰模块6的信号输出端连接解包模块7的信号输入端，解包模块7的信号输出端连接解码模块8的信号输入端，解码模块8的信号输出端连接第二双时钟先入先出队列模块9的信号输入端。上述技术方案中，所述组包模块I的信号输入端用于接入分离视频输入信号，所述第二双时钟先入先出队列模块9的信号输出端用于输出分离视频输出信号。上述技术方案中，所述分离的视频信号包括视频数据和控制数据。上述技术方案中，所述分离的视频信号由图形信号发生器或信号解码模块提供。上述技术方案中，所述信号解码模块为晶体管至晶体管逻辑电平(TTL，transistor transistor logic)信号解码模块或低压差分信号解码模块或数字显示(DP本文档来自技高网...
【技术保护点】
一种基于FPGA的V‑BY‑ONE编解码系统，其特征在于：包括组包模块(1)、第一双时钟先入先出队列模块(2)、编码模块(3)、扰码模块(4)、串并转换器(5)和解码单元，其中，所述组包模块(1)的信号输出端通过第一双时钟先入先出队列模块(2)连接编码模块(3)的信号输入端，编码模块(3)的信号输出端连接扰码模块(4)的信号输入端，扰码模块(4)的信号输出端通过串并转换器(5)连接解码单元的信号输入端。
【技术特征摘要】
【专利技术属性】
技术研发人员：郑增强，
申请(专利权)人：武汉精测电子技术股份有限公司，
类型：发明
国别省市：湖北;42
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