低泄漏保留寄存器盘制造技术

一种特定方法包括接收保留信号(nret)。响应于接收到该保留信号，该方法包括将状态信息(q内部，310)留存在保留寄存器(300)的非易失性级(302)中以及减少至该保留寄存器的易失性级(356)的功率。该非易失性级(302)可由外部电压源(Vdd ext)供电。该易失性级可由内部电压源(Vddx)供电。

【技术实现步骤摘要】
【国外来华专利技术】【专利说明】低泄漏保留寄存器盘1.领域本公开一般涉及泄漏电流减小。I1.相关技术描述由蓄电源(例如，电池)供电的电子设备(例如，移动电话)可被置于待机模式以在不活动时段期间节省功耗。在待机模式中，电子设备的电路可能被关断且与这些电路相关联的逻辑状态可能丢失。然而，一些逻辑状态(例如，控制信息)应当在待机模式期间被留存，以在该电子设备退出待机模式之后使该电子设备正常工作。这些逻辑状态可被存储在保留寄存器(retent1n register)中。多个保留寄存器可被親合在一起以形成保留寄存器盘(retent1n register tray)。驱动保留寄存器盘的某些电路在待机模式中可能由于与此类电路的晶体管相关联的泄漏电流而消耗功率。泄漏电流增加了电子设备的总功耗，从而减少了电子设备的可用操作时间。II1.概述在一特定实施例中，一种电路包括时钟选通电路和在待机模式(例如，其中内部电源被断电的模式)中保存状态信息的保留寄存器盘。时钟选通电路和保留寄存器盘中的每一者的一部分由内部电源供电且时钟选通电路和保留寄存器盘中的每一者的一部分由外部电源供电。内部电源可在设备的包含保留寄存器盘的区域内部，而外部电源可在设备的包含保留寄存器盘的区域外部。时钟选通电路和保留寄存器盘可被配置成减少在时钟选通电路和保留寄存器盘进入待机模式时的泄漏电流。从而，包括时钟选通电路、保留寄存器盘或这两者的电子设备的可用操作时间可在电子设备靠所存储功率运行时增大。在一特定实施例中，一种电路包括包含具有第一时钟输入的晶体管的保留级。保留级可由外部电压源供电。该电路进一步包括响应于该保留级的输出的反相器。该反相器可由内部电压源供电。在另一特定实施例中，一种设备包括用于切换数据的装置。用于切换数据的装置可包括具有时钟输入的门。用于切换数据的装置可由外部电压源供电。该设备进一步包括用于将用于切换数据的装置的输出反相的装置。该用于反相的装置可由内部电压源供电。在另一特定实施例中，一种方法包括在保留级处接收时钟信号。该保留级可包括具有时钟输入的晶体管。保留级可由外部电压源供电。该方法进一步包括将来自该保留级的输出提供至反相器。该反相器可由内部电压源供电。在另一特定实施例中，一种计算机可读存储设备包括指令，这些指令在由处理器执行时使该处理器发起向保留级提供保留信号。该保留级可由外部电压源供电，且该保留级可被配置成接收时钟信号。该保留级可被配置成向反相器提供输出。该反相器可由内部电压源供电。在另一特定实施例中，一种电路包括包含第一非易失性区域和第一易失性区域的第一保留寄存器。该电路进一步包括包含第二非易失性区域和第二易失性区域的第二保留寄存器。第一保留寄存器可耦合至第二保留寄存器。第一非易失性区域和第二非易失性区域可位于第一 η型阱(η阱)中。第一 η阱可连接至外部电压源。第一易失性区域和第二易失性区域可位于第二η阱中。第二η阱可连接至内部电压源。在另一特定实施例中，一种方法包括接收保留信号。响应于该保留信号，该方法包括将状态信息留存在保留寄存器的非易失性级中以及减少至保留寄存器的易失性级的功率。该非易失性级可由外部电压源供电。该易失性级可由内部电压源供电。至少一个所公开的实施例所提供的一个特定优点是:与不具有时钟选通电路的一部分由内部电源供电且时钟选通电路的一部分由外部电源供电的电路相比，当时钟选通电路处于待机模式中时，与时钟选通电路相关联的泄露电流可减少。从而，纳入了该时钟选通电路的电子设备的可用操作时间可增大。至少一个所公开的实施例所提供的另一特定优点是:与不具有保留寄存器盘的一部分由内部电源供电且保留寄存器盘的一部分由外部电源供电的电路相比，当保留寄存器盘处于待机模式中时，与保留寄存器盘相关联的泄露电流可减少。从而，纳入了该保留寄存器盘的电子设备的可用操作时间可增大。至少一个所公开的实施例所提供的另一特定优点是:通过在制造期间将至少两个保留寄存器的非易失性区域合并在一起，保留寄存器盘可降低电子设备的制造复杂性。至少一个所公开的实施例所提供的另一特定优点是:通过在制造期间将至少两个保留寄存器的易失性区域合并在一起，保留寄存器盘可降低电子设备的制造复杂性。本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括下述章节:附图简述、详细描述以及权利要求。IV.附图简述图1是时钟选通电路的特定实施例的示图；图2是保留寄存器盘的特定实施例的示图；图3是一位保留寄存器的特定实施例的示图；图4是解说图3的保留寄存器的功能的特定实施例的真值表；图5是解说图3的保留寄存器的待机模式的特定实施例的时序图；图6是保留寄存器盘的特定实施例的布局图；图7是解说操作时钟选通电路的方法的特定实施例的流程图；图8是解说保留寄存器的操作的特定实施例的流程图；以及图9是包括时钟选通电路和保留寄存器盘的通信设备的框图。V.详细描述参考图1，示出了时钟选通电路100的特定解说性实施例。时钟选通电路100包括第一级和第二级。第一级可包括保留级102。第一级可由具有比内部电压源(vddx) 130更高的电压的外部电压源(vdcLext) 116供电。外部电压源116可在待机模式期间保持打开。第二级可包括反相器104。第二级可由内部电压源130供电。与使用内部电压源130对保留级102供电相比，在保留级102使用外部电压源116可减小与保留级102相关联的体泄漏电流。保留级102可接收保留信号(ret) 118、反相保留信号(nret) 120、以及外部时钟信号(elk) 106作为输入。保留信号118和反相保留信号120可由在时钟选通电路100外部且在参考图2描述的保留寄存器盘200外部的一个或多个电路提供。例如，保留信号118和反相保留信号120可基于处理器确定要进入待机模式而从该处理器接收。外部时钟信号106可由在时钟选通电路100外部且在保留寄存器盘200外部的一个或多个电路(例如，从晶体振荡器)提供。保留级102可经由数据线134向反相器104输出反相内部时钟信号(nclk_net) 124。保留级102可包括親合至η沟道金属氧化物半导体(NMOS)晶体管堆桟的P沟道金属氧化物半导体(PMOS)晶体管堆栈。PMOS晶体管堆栈可包括串联耦合的第一PMOS晶体管108和第二 PMOS晶体管110。NMOS晶体管堆栈可包括与第二 PMOS晶体管110串联耦合的第一 NMOS晶体管112以及与第一 NMOS晶体管112串联耦合的第二 NMOS晶体管114。当保留信号118为高(即，处于与逻辑高值相关联的状态)且反相保留信号120为低(即，处于与逻辑低值相关联的状态)时，保留级102可被配置成进入待机模式，其中保留级102将数据线134与外部电压源116以及与地电绝缘。当保留信号118为低且反相保留信号120为高时，保留级102可输出外部时钟信号106的反相信号作为反相内部时钟信号124。PMOS堆栈和NMOS堆栈可减少由于自反向偏置效应引起的与保留级102相关联的泄漏电流。外部电压源116可以是在包含保留寄存器盘200的区域外部的电压源，如参考图2进一步描述的。外部电压源116可在经由保留信号118启用的待机模式期间保持开启。第一 PMOS晶体管108的体连接和第本文档来自技高网...

【技术保护点】
一种电路，包括：包括具有第一时钟输入的晶体管的保留级，其中所述保留级由外部电压源供电；以及响应于所述保留级的输出的反相器，其中所述反相器由内部电压源供电。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：R·维兰古蒂皮查，P·B·帕特尔，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US