一种新型的栅下阱结构4H-SiCMOSFET器件制造技术

本发明专利技术公开了一种平面工艺中栅下阱结构的新型4H-SiCMOSFET器件结构.该结构主要应用于高压电路设计中。该结构中栅下阱可以接地,也可以悬空。带栅下阱的新型4H-SiCMOSFET器件结构设计能够明显提高4H-SiC MOSFET器件的击穿电压。该新型4H-SiCMOSFET是一种纵向的NMOSFET，其结构如图1所示，自上而下包括drain electrode（1）、n-substrate（2）、n-drift layer（3）、p-well（4）、bottom p-well(BPW)（5）、p-（6）、n+（7）、p+（8）、gate oxide（9）、poly-Si（10）、interlayer oxide（11）、source electrode（12）。由于在多晶硅栅下面增加了一个接地或悬空的BPW结构，本发明专利技术具有导通时击穿电压比普通4H-SiC场效应晶体管高的特点,更适合于高压电路设计研究。

【技术实现步骤摘要】

本专利技术涉及一种电子元件
，尤其涉及一种场效应晶体管，可应用于作为大功率半导体器件。
技术介绍
SiC材料具有带隙宽、击穿场强高、电子饱和速率高、热电导率高等优异的特点，适合于高温高频工作，并且可以和Si—样，采用平面工艺制作各种SiC功率器件，包括IGBT0在SiC的同质多象变体中，4H-SiC的电子迀移率约是同种结构的6H_SiC的两倍，因此多数功率器件采用4H-SiC作为制作材料。虽然和传统的Si器件相比，SiC器件的击穿电压明显提高。但是，高源、漏偏置电压下，局部强电场对器件的可靠性提出了挑战。一个采用标准SiC平面工艺制作的对称型4H-SiC NM0SFET结构如图1所示。通过器件仿真获得它的击穿电压如图2所示，在530V左右。图3给出了这种器件在临界击穿电压附近的内部场强分布，发现在p-well和n-drift layer接触面拐角处，容易形成局部高场强，降低了器件的耐压特性。
技术实现思路
本专利技术的目的在于针对现有结构的不足，提出一种击穿电压更大的4H_SiCNM0SFET，提高器件性能。本专利技术技术的关键是:在现有对称型4H-SiCNM0SFET结构的基础上，在多晶硅栅下面增加了一个BPW结构，该BPW结构分为接地或悬空两种类型。本专利技术的带栅下BPW结构的新型4H-SiCNM0SFET，如图4所示，自下而上包括金属漏电极(drain electrode),η 型高惨杂 4H_SiC 衬底(n-substrate)，η 型轻惨杂 4H_SiC 外延层(n-drift layer)，栅下P阱(BPW)(接地或悬空)，普通P阱(p-well )，p型轻掺杂沟道区(P-)，η型高掺杂欧姆接触区(η+)，P型高掺杂欧姆接触区(p+)，S1JI氧化层(gateoxide)，多晶娃栅(poly-Si )，Si3N4栅、源隔离层(interlayer oxide)，金属源电极(sourceelectrode)。本专利技术由于在多晶硅栅下引入了一个接地或悬空的BPW结构，4H-SiCNM0SFET的导通击穿电压获得显著提高，当BPW接地时，击穿电压达到675V左右，如图5所示；当BPW悬空时，击穿电压达到710V，如图6所示。器件内局部高场强获得有效缓解，如图7所示。【附图说明】图1是不带BPW结构的对称型4H-SiCNM0SFET结构图；图2是不带BPW结构的对称型4H-SiCNM0SFET击穿特性图；图3是不带BPW结构的对称型4H-SiCNM0SFET在临界击穿电压下的器件内部场强分布图；图4是本专利技术带栅下接地或悬空BPW结构的新型4H-SiCNM0SFET结构图； 示意图中标号说明: (I)金属漏电极(drain electrode), (2) η 型高掺杂 4H_SiC 衬底(n-substrate), (3)η 型轻掺杂 4H-SiC 外延层(n-drift layer)，(4)普通 p 讲(p-well)，(5)栅下 p 讲(BPW)(接地或悬空)，(6) P型轻掺杂沟道区(P-)，(7) η型高掺杂欧姆接触区(n+)，(8) ρ型高掺杂欧姆接触区(P+)，(9)5丨02栅氧化层(gate oxide)，(10)多晶娃栅(poly-Si)，(11) Si 3N4栅、源隔离层(interlayer oxide)，( 12)金属源电极(source electrode)。图5是带接地BPW结构和不带BPW结构的4H_SiCNM0SFET在开启状态下的击穿特性器件仿真结果图；图6是带悬空BPW结构和不带BPW结构的4H_SiCNM0SFET在开启状态下的击穿特性器件仿真结果图；图7是带栅下接地BPW结构的新型4H-SiCNM0SFET在临界击穿电压下的器件内部场强分布图。【主权项】1.一种新型的栅下讲4H_SiCNM0SFET结构自上而下包括drain electrode (I )、n-substrate (2)、n-drift layer (3)、p_well (4)、bottom p_we11 (BPW) (5)、p-区(6)、n+ 区(7)、p+ 区(8)、gate oxide (9)、poly-Si (10)、interlayer oxide (11)、sourceelectrode (12)。2.所述新型结构4H_SiCNM0SFET 的 drain electrode (I)和 source electrode (12)分别表示金属源、漏电极；所述新型结构4H-SiCNM0SFET的poly-Si (10)是多晶硅栅电极；所述新型结构 4H_SiCNM0SFET 的 bottom p-well (BPff) (5)是位于 gate oxide (9)下面的一个接地或悬空的p-well ;所述新型结构4H_SiCNM0SFET的n-substrate (2)是η型高掺杂4H-SiC衬底；所述新型结构4H-SiCNM0SFET的n-drift layer (3)是η型轻掺杂4H_SiC衬底外延层；所述新型结构4H-SiCNM0SFET的η+区(7)是η型高掺杂欧姆接触区；所述新型结构 4H-SiCNM0SFET 的 p-well (4)是 NM0SFET 的 p 阱；所述新型结构 4H_SiCNM0SFET 的P-区(6)是P型轻掺杂沟道区；所述新型结构4H-SiCNM0SFET的p+区(8)是p型高掺杂欧姆接触区，用来连接p-well和金属源电极；所述新型结构4H-SiCNM0SFET的gate oxide(9)和interlayer oxide (11)分别是3;102栅氧化层和Si 3N4隔离层。3.根据权利要求书1、2所述的4H-SiCNM0SFET，其特征在于采用了一种对称的纵向结构；电流从金属漏极(I)流入，通过两侧的P-沟道区(6)流出到金属源极(12)。4.根据权利要求书1、2所述的4H-SiCNM0SFET，其特征在于多晶硅栅下面增加了一个悬空或接地的BPW结构，能够有效提高器件击穿电压。5.根据权利要求书1、2所述的4H-SiCNM0SFET，其特征在于中间的BPW(5)和两侧普通p-well (4)采用的是相同的平面工艺。6.根据权利要求书1、2所述的4H-SiCNM0SFET采用标准的SiC功率器件平面制作工-H-O【专利摘要】本专利技术公开了一种平面工艺中栅下阱结构的新型4H-SiCMOSFET器件结构.该结构主要应用于高压电路设计中。该结构中栅下阱可以接地,也可以悬空。带栅下阱的新型4H-SiCMOSFET器件结构设计能够明显提高4H-SiC？MOSFET器件的击穿电压。该新型4H-SiCMOSFET是一种纵向的NMOSFET，其结构如图1所示，自上而下包括drain？electrode（1）、n-substrate（2）、n-drift？layer（3）、p-well（4）、bottom？p-well(BPW)（5）、p-（6）、n+（7）、p+（8）、gate？oxide（9）、poly-Si（10）、interlayer？oxide（11）、source？electrode（12）。由于在多晶硅栅下面增加了一个接地或悬空的BPW结本文档来自技高网...

【技术保护点】
一种新型的栅下阱4H‑SiCNMOSFET结构自上而下包括drain electrode（1）、n‑substrate（2）、n‑drift layer（3）、p‑well（4）、bottom p‑well(BPW)（5）、p‑区（6）、n+区（7）、p+区（8）、gate oxide（9）、poly‑Si（10）、interlayer oxide（11）、source electrode（12）。

【技术特征摘要】

【专利技术属性】
技术研发人员：高博，吴勤，
申请(专利权)人：四川大学，
类型：发明
国别省市：四川;51