本发明专利技术涉及交换机技术领域，提供了一种交换机设备中FPGA在线升级系统，包括交换机和FPGA编译平台，其中，交换机包括CPU处理器、一片或者多片FPGA、存储器、网络接口，具体的：所述FPGA编译平台将升级内容转换为能够在FPGA中可编译文件；并通过互联网将携带所述可编译文件的升级包发送到所述交换机的网络接口；所述交换机的CPU处理器从所述网络接口中获取升级包，并存储于所述存储器中；所述CPU处理器解析所述升级包，并根据解析结果定位需要进行升级的FPGA；所述CPU处理器通过与各FPGA构成的菊花链，将所述可编译文件通过测试数据输入接口TDI下发到相应FPGA完成升级。本发明专利技术提供的在线升级系统相比较现有技术需要打开交换机盒才能完成的升级方式更为方便和高效。
【技术实现步骤摘要】
【专利说明】
本专利技术涉及交换机
，特别是涉及一种交换机设备中FPGA在线升级系统、一种具有FPGA在线升级功能的交换机和一种交换机设备中FPGA在线升级方法。【
技术介绍
】随着信息化、电子政务及智慧城市的推进，电信、金融、政府和教育等大型行业信息化工程的开展，宽带城域网建设力度逐步加大，促进电信级以太网交换机市场快速增长，同时客户对交换机设备的功能、性能方面的要求也越来越高。为了满足市场和客户对电信级以太网交换机设备可靠性方面的要求，在实现方案中使用到一片或多片的FPGA芯片，进行算法调度、信号控制处理等功能。目前以往工程应用中，因客户新增功能需求或网络稳定性因素，需对FPGA程序进行版本升级，整个升级过程需将设备开盖，影响已经布置好的网络拓扑，且升级过程耗时较长。对于设备中运用到的FPGA(或含有JTAG接口的其它)芯片，特别是多片FPGA(CPLD)芯片没有很好的支持在线升级的方案。【
技术实现思路
】本专利技术要解决的技术问题是克服现有技术中升级交换机中FPGA芯片复杂的问题，提供可以在线升级FPGA (CPLD)的交换机设备，由于所述FPGA和CPLD在升级方法中近似，因此，本专利技术各实施例中为了描述简洁，都只采用FPGA来做升级对象。本专利技术进一步要解决的技术问题是提供一种交换机设备中FPGA在线升级系统、对应的交换机以及相应的方法。具体的:一方面，本专利技术实施例提供了一种交换机设备中FPGA在线升级系统，包括交换机和FPGA编译平台，其中，交换机包括CPU处理器、一片或者多片FPGA、存储器、网络接口，具体的:所述FPGA编译平台将升级内容转换为能够在FPGA中可编译文件；并通过互联网将携带所述可编译文件的升级包发送到所述交换机的网络接口 ；所述交换机的CPU处理器从所述网络接口中获取升级包，并存储于所述存储器中；所述CPU处理器解析所述升级包，并根据解析结果定位需要进行升级的FPGA ;所述CPU处理器通过与各FPGA构成的菊花链，将所述可编译文件通过测试数据输入接口 TDI下发到相应FPGA完成升级。优选的，所述CPU处理和所述一片或者多片FPGA构成菊花链，具体包括:所述CPU处理器分配4个通用输入/输出口 GP1分别作为测试输入时钟接口 TCK0、测试模式选择接口 TMS0、测试数据输入接口 TD10、测试数据输出接口 TD00，其中，所述测试输入时钟接口TCK0、测试模式选择接口 TMSO以并联方式连接所述一片或者多片FPGA中的测试输入时钟接口和测试模式选择接口 ；以串联方式连接CPU处理器和各FPGA芯片的测试数据输入接口、测试数据输出接口，所述串联方式具体为串联链上前一节点的测试数据输入接口对接串联链上后一节点测试数据输出接口 ；所述测试数据输出接口 TD1与所述串联链最后一节点的测试数据输出接口相连。优选的，所述FPGA编译平台将升级内容转换为能够在FPGA中可编译文件，具体包括:FPGA逻辑平台通过编译综合生成JIC文件；所述FPGA编译平台，通过JTAG扫描接口扫描出设备上面所有待升级的FPGA芯片，生成链描述文件CDF ;所述FPGA编译平台将所述JIC文件和CDF文件转换为JBC文件，以便所述交换机根据所述JBC文件升级相应的FPGA。优选的，所述FPGA编译平台将所述JIC文件和CDF文件转换为JBC文件，具体包括:所述FPGA编译平台打开所述CDF文件，并加载JIC文件，并转换成JBC文件；以便所述CPU处理器在接收到携带所述JBC文件的升级包时，能够解析出所述JBC文件的CDF文件，通过解析所述菊花链转发给匹配的FPGA芯片，由所述FPGA芯片解析所述JBC文件中的JIC文件内容来完成所述FPGA的升级。另一方面，本专利技术实施例还提供了一种具有FPGA在线升级功能的交换机，所述交换机包括CPU处理器、一片或者多片FPGA，具体的:所述CPU处理器分配4个通用输入/输出口 GP1分别作为测试输入时钟接口TCK0、测试模式选择接口 TMS0、测试数据输入接口 TD10、测试数据输出接口 TD00，其中，所述测试输入时钟接口 TCK0、测试模式选择接口 TMSO以并联方式连接所述一片或者多片FPGA中的测试输入时钟接口和测试模式选择接口；以串联方式连接CPU处理器和各FPGA芯片的测试数据输入接口、测试数据输出接口，所述串联方式具体为串联链上前一节点的测试数据输入接口对接串联链上后一节点测试数据输出接口 ；所述测试数据输出接口TDOO与所述串联链最后一节点的测试数据输出接口相连。优选的，还包括存储器、网络接口，所述存储器和网络接口分别和所述CPU处理器相连，具体的:所述网络接口用于接收FPGA编译平台发送过来的升级包；所述存储器用于存储各FPGA的加载程序，还用于存储所述网络接口接收到的升级包。优选的，所述交换机还包括:一片或者多片FPGA或CPLD。除此之外，本专利技术实施例还提供了一种交换机设备中FPGA在线升级方法，所述交换机设备具有权利要求5所述的结构，具体的:CPU处理器通过解析提取接收到的升级包JBC文件中携带的⑶F文件内容；所述CPU处理器通过所述测试模式选择接口 TMSO向各FPJG发送进入JTAG模式；所述CPU处理器通过测试输入时钟接口 TCKO输入编程时钟信号，并通过TDOO 口向JTAG菊花链中下一节点的FPGA发送用于升级的JBC文件JTAG菊花链中各FPGA校验所述JBC文件，若所述JBC文件的目标地址并非自己，则透传将所述编译代码透传给所述JTAG菊花链中下一个FPGA节点，直到所述编译代码到达目标JTAG节点，并完成软件升级。优选的，所述JTAG菊花链具体包括:所述CPU处理器分配4个通用输入/输出口GP1分别作为测试输入时钟接口 TCK0、测试模式选择接口 TMS0、测试数据输入接口 TD10、测试数据输出接口 TD00，其中，所述测试输入时钟接口 TCK0、测试模式选择接口 TMSO以并联方式连接所述一片或者多片FPGA中的测试输入时钟接口和测试模式选择接口 ；以串联方式连接CPU处理器和各FPGA芯片的测试数据输入接口、测试数据输出接口，所述串联方式具体为串联链上前一节点的测试数据输入接口对接串联链上后一节点测试数据输出接口 ；所述测试数据输出接口 TD1与所述串联链最后一节点的测试数据输出接口相连。优选的，所述方法还包括:所述CPU处理器，在完成所有FPGA芯片的升级操作后，向FPGA编译平台返回升级成功消息。与现有技术相比，本专利技术的有益效果在于:本专利技术提供的在线升级系统相比较现有技术需要打开交换机盒才能完成的升级方式更为方便和高效。【【附图说明】】图1是本专利技术实施例提供的一种交换机设备中FPGA在线升级系统结构示意图；图2是本专利技术实施例提供的一种具有FPGA在线升级功能的交换机结构示意图；图3是本专利技术实施例提供的一种交换机设备中FPGA在线升级方法的流程示意图；图4是本专利技术实施例提供的一种交换机设备中FPGA在线升级方法的流程示意图；图5是本专利技术实施例提供的一种交换机设备中FPGA在线升级方法的流程示意图。【【具体实施方式】】为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进本文档来自技高网...
【技术保护点】
一种交换机设备中FPGA在线升级系统，其特征在于，包括交换机和FPGA编译平台，其中，交换机包括CPU处理器、一片或者多片FPGA、存储器、网络接口，具体的：所述FPGA编译平台将升级内容转换为能够在FPGA中可编译文件；并通过互联网将携带所述可编译文件的升级包发送到所述交换机的网络接口；所述交换机的CPU处理器从所述网络接口中获取升级包，并存储于所述存储器中；所述CPU处理器解析所述升级包，并根据解析结果定位需要进行升级的FPGA；所述CPU处理器通过与各FPGA构成的菊花链，将所述可编译文件通过测试数据输入接口TDI下发到相应FPGA完成升级。
【技术特征摘要】
【专利技术属性】
技术研发人员：李文，丁颖，田柏林，彭洪波，
申请(专利权)人：武汉烽火网络有限责任公司，
类型：发明
国别省市：湖北;42
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