WPAN中基于三级流水线的高速QC-LDPC编码器制造技术

本发明专利技术提供了一种WPAN中基于三级流水线的高速QC-LDPC编码器，该编码器包括1个稀疏矩阵与向量的乘法器、1个I型后向迭代电路和1个II型后向迭代电路。稀疏矩阵与向量的乘法器实现稀疏矩阵与向量的乘法运算，I型和II型后向迭代电路都实现后向迭代运算。整个编码过程划分为3级流水线。本发明专利技术提供的WPAN系统中1/2码率高速QC-LDPC编码器具有结构简单、成本低、吞吐量大等优点。

【技术实现步骤摘要】
WPAN中基于三级流水线的高速QC-LDPC编码器
本专利技术涉及信道编码领域，特别涉及一种WPAN系统中基于三级流水线的高速QC-LDPC编码器。
技术介绍
低密度奇偶校验(Low-DensityParity-Check,LDPC)码是高效的信道编码技术之一，而准循环LDPC(Quasi-CyclicLDPC，QC-LDPC)码是一种特殊的LDPC码。QC-LDPC码的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为QC-LDPC码。循环矩阵的首行是末行循环右移1位的结果，其余各行都是其上一行循环右移1位的结果，因此，循环矩阵完全由其首行来表征。通常，循环矩阵的首行被称为它的生成多项式。通信系统通常采用系统形式的QC-LDPC码，其生成矩阵G的左半部分是一个单位矩阵，右半部分是由e×c个b×b阶循环矩阵Gi,j(0≤i<e,e≤j<t,t＝e+c)构成的阵列，如下所示：其中，I是b×b阶单位矩阵，0是b×b阶全零矩阵。G的连续b行和b列分别被称为块行和块列。由式(1)可知，G有e块行和t块列。WPAN标准采用了一种码率η＝1/2的QC-LDPC码，对于该码，t＝32，e＝16，c＝16，b＝21。WPAN标准中1/2码率QC-LDPC编码器的现有解决方案是基于16个I型移位寄存器加累加器(Type-IShift-Register-Adder-Accumulator,SRAA-I)电路的串行编码器。由16个SRAA-I电路构成的串行编码器，在336个时钟周期内完成编码。该方案需要672个寄存器、336个二输入与门和336个二输入异或门，还需要5376比特ROM存储循环矩阵的生成多项式。该方案有两个缺点：一是需要大量存储器，导致电路成本高；二是串行输入信息比特，编码速度慢。
技术实现思路
WPAN系统中1/2码率QC-LDPC编码器的现有实现方案存在成本高、编码速度慢的缺点，针对这些技术问题，本专利技术提供了一种基于三级流水线的高速QC-LDPC编码器。如图2所示，WPAN系统中基于三级流水线的高速QC-LDPC编码器主要由3部分组成：稀疏矩阵与向量的乘法器、I型后向迭代电路和II型后向迭代电路。编码过程分3步完成：第1步，使用稀疏矩阵与向量的乘法器计算向量f和w；第2步，使用I型后向迭代电路计算向量q和x，从而求出部分校验向量px＝x；第3步，使用II型后向迭代电路计算向量y，y与向量q异或得到部分校验向量py，从而得到校验向量p＝(px,py)。本专利技术提供的WPAN系统中1/2码率高速QC-LDPC编码器结构简单，无需存储器，能显著提高编码速度，从而降低成本，提高吞吐量。关于本专利技术的优势与方法可通过下面的专利技术详述及附图得到进一步的了解。附图说明图1是行列交换后近似下三角校验矩阵的结构示意图；图2是基于三级流水线的QC-LDPC编码过程；图3是稀疏矩阵与向量的乘法器；图4给出了稀疏矩阵与向量的乘法器中各个多输入异或门与寄存器的连接关系；图5是I型后向迭代电路；图6给出了矩阵Q中非零循环矩阵所在的块位置及其循环右移位数；图7是II型后向迭代电路；图8给出了矩阵Y中非零循环矩阵所在的块位置及其循环右移位数；图9总结了编码器各编码步骤以及整个编码过程所需的硬件资源和处理时间。具体实施方式下面结合附图对本专利技术的较佳实施例作详细阐述，以使本专利技术的优点和特征能更易于被本领域技术人员理解，从而对本专利技术的保护范围作出更为清楚明确的界定。循环矩阵的行重和列重相同，记作w。如果w＝0，那么该循环矩阵是全零矩阵。如果w＝1，那么该循环矩阵是可置换的，称为置换矩阵，它可通过对单位矩阵I循环右移若干位得到。QC-LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵Hj,k(1≤j≤c,1≤k≤t,t＝e+c)构成的如下阵列：通常情况下，校验矩阵H中的任一循环矩阵要么是全零矩阵(w＝0)要么是置换矩阵(w＝1)。令循环矩阵Hj,k的首行gj,k＝(gj,k,1,gj,k,2,…,gj,k,b)是其生成多项式，其中gj,k,m＝0或1(1≤m≤b)。因为H是稀疏的，所以gj,k只有1个‘1’，甚至没有‘1’。对于WPAN系统中1/2码率的QC-LDPC码，H的前16块列对应的是信息向量a，后16块列对应的是校验向量p。以b比特为一段，信息向量a被等分为16段，即a＝(a1,a2,…,a16)；校验向量p被等分为16段，即p＝(p1,p2,…,p16)。对校验矩阵H进行行交换和列交换操作，将其变换成近似下三角形状HALT，如图1所示。行列交换的过程如下：第1步，进行块列交换，前18块列保持不动，后14块列重新排序，它们分别对应原来的第31、30、25、28、19、20、29、32、23、22、27、26、24、21块列；第2步，对所有块行进行块行交换，它们分别对应原来的第5、7、14、16、4、1、6、8、11、10、13、15、12、9、3、2块行；第3步，将16块行中的置换矩阵分别循环右移7、10、10、4、9、5、19、17、4、4、5、19、12、4、20、7位。在图1中，所有矩阵的单位都是b＝21比特而不是1比特。A是由14×16个b×b阶循环矩阵构成，B是由14×2个b×b阶循环矩阵构成，T是由14×14个b×b阶循环矩阵构成，C是由2×16个b×b阶循环矩阵构成，D是由2×2个b×b阶循环矩阵构成，E是由2×14个b×b阶循环矩阵构成。T是下三角矩阵，u＝2反映了校验矩阵HALT与下三角矩阵的接近程度。在图1中，矩阵A和C对应信息向量a，矩阵B和D对应一部分校验向量px＝(p1,p2)，矩阵T和E则对应余下的校验向量py＝(p3,p4,…,p16)。p＝(px,py)。上述矩阵和向量满足如下关系：pxΤ＝Φ(ET-1AaΤ+CaΤ)(3)pyΤ＝T-1(AaΤ+BpxΤ)(4)其中，Φ＝(ET-1B+D)-1，上标Τ和-1分别表示转置和逆。众所周知，循环矩阵的逆、乘积、和仍然是循环矩阵。因此，Φ也是由循环矩阵构成的阵列。当Φ等于单位矩阵，即Φ＝I时，式(3)可简化为pxΤ＝ET-1AaΤ+CaΤ。令fT＝AaT，qT＝T–1fT，wT＝CaT，xT＝EqT+wT，pxT＝xT，yT＝T–1BpxT以及pyT＝qT+yT。向量f和w可由下式计算得到：其中，qT＝T–1fT和xT＝EqT+wT可构成如下矩阵等式：其中，一旦计算得出px，yT＝T–1BpxT可改写为：[BT][pxy]Τ＝Y[pxy]Τ＝0(9)其中，Y＝[BT](10)因为Q和Y与T一样都是下三角矩阵，所以式(7)中的[qx]和式(9)中的y都可采用后向迭代的计算方式。F涉及稀疏矩阵与向量的乘法，而Q和Y涉及后向迭代计算。根据以上讨论，可给出一种基于三级流水线的QC-LDPC编码过程，如图2所示。令f＝(f1,f2,…,f14)和w＝(f15,f16)，则[fw]＝(f1,f2,…,f16)。由式(5)可知，fj是矩阵F的第j块行与aT的乘积，即其中，1≤i≤16，1≤j≤16。fj的第n比特fj,n(1≤n≤b)为其中，上标rs(n–1)和ls(n–1)分别表示循环右移n–1位和循环左移n–1位。既然任一循环矩阵生本文档来自技高网...

【技术保护点】
一种WPAN中基于三级流水线的高速QC‑LDPC编码器，1/2码率QC‑LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵构成的阵列，其中，c＝16，t＝32，b＝21，e＝t‑c＝16，校验矩阵H通过行列交换变换成近似下三角形状，可划分为6个子矩阵，H=ABTCDE,]]>A是由14×16个b×b阶循环矩阵构成，B是由14×2个b×b阶循环矩阵构成，T是由14×14个b×b阶循环矩阵构成，C是由2×16个b×b阶循环矩阵构成，D是由2×2个b×b阶循环矩阵构成，E是由2×14个b×b阶循环矩阵构成，Φ＝(ET‑1B+D)‑1是42×42阶单位矩阵，其中，上标Τ和‑1分别表示转置和逆，Q=T0EI]]>是由16×16个b×b阶循环矩阵Qj,k构成，其中，I是单位矩阵，0是全零矩阵，1≤j≤16，1≤k≤16，非零循环矩阵Qj,k相对于b×b阶单位矩阵的循环右移位数是sj,k，其中，0≤sj,k<b，Y＝[B T]是由14×16个b×b阶循环矩阵Yj,k构成，其中，1≤j≤14，1≤k≤16，非零循环矩阵Yj,k相对于b×b阶单位矩阵的循环右移位数是sj,k，其中，0≤sj,k&lt;b，A和C对应信息向量a，矩阵B和D对应一部分校验向量px，矩阵T和E则对应余下的校验向量py，校验向量p＝(px,py)，以b比特为一段，信息向量a被等分为16段，即a＝(a1,a2,…,a16)，校验向量p被等分为16段，即p＝(p1,p2,…,p16)，px＝(p1,p2)，py＝(p3,p4,…,p16)，向量f被等分为14段，即f＝(f1,f2,…,f14)，向量w被等分为2段，即w＝(f15,f16)，[f w]＝(f1,f2,…,f16)，向量q被等分为14段，即q＝(q1,q2,…,q14)，向量x被等分为2段，即x＝(q15,q16)，[q x]＝(q1,q2,…,q16)，向量y被等分为14段，即y＝(y1,y2,…,y14)，其特征在于，所述编码器包括以下部件：稀疏矩阵与向量的乘法器，由32个b比特寄存器R1,1,R1,2,…,R1,32和16个多输入异或门X1,1,X1,2,…,X1,16组成，用于计算向量f和w；I型后向迭代电路，由16个b比特寄存器R2,1,R2,2,…,R2,16和15个多输入模2加法器A2,2,A2,3,…,A2,16组成，用于计算向量q和x，从而求出部分校验向量px＝x；II型后向迭代电路，由16个b比特寄存器R3,1,R3,2,…,R3,16和14个多输入模2加法器A3,1,A3,2,…,A3,14组成，用于计算向量y，y与向量q异或得到部分校验向量py，从而得到校验向量p＝(px,py)。...

【技术特征摘要】
1.一种WPAN中基于三级流水线的高速QC-LDPC编码器，1/2码率QC-LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵构成的阵列，其中，c＝16，t＝32，b＝21，e＝t-c＝16，校验矩阵H通过行列交换变换成近似下三角形状，可划分为6个子矩阵，A是由14×16个b×b阶循环矩阵构成，B是由14×2个b×b阶循环矩阵构成，T是由14×14个b×b阶循环矩阵构成，C是由2×16个b×b阶循环矩阵构成，D是由2×2个b×b阶循环矩阵构成，E是由2×14个b×b阶循环矩阵构成，Φ＝(ET-1B+D)-1是42×42阶单位矩阵，其中，上标Τ和-1分别表示转置和逆，是由16×16个b×b阶循环矩阵Qj,k构成，其中，I是单位矩阵，0是全零矩阵，1≤j≤16，1≤k≤16，非零循环矩阵Qj,k相对于b×b阶单位矩阵的循环右移位数是sj,k，其中，0≤sj,k<b，Y＝[BT]是由14×16个b×b阶循环矩阵Yj,k构成，其中，1≤j≤14，1≤k≤16，非零循环矩阵Yj,k相对于b×b阶单位矩阵的循环右移位数是sj,k，其中，0≤sj,k<b，A和C对应信息向量a，矩阵B和D对应一部分校验向量px，矩阵T和E则对应余下的校验向量py，校验向量p＝(px,py)，以b比特为一段，信息向量a被等分为16段，即a＝(a1,a2,…,a16)，校验向量p被等分为16段，即p＝(p1,p2,…,p16)，px＝(p1,p2)，py＝(p3,p4,…,p16)，向量f被等分为14段，即f＝(f1,f2,…,f14)，向量w被等分为2段，即w＝(f15,f16)，[fw]＝(f1,f2,…,f16)，向量q被等分为14段，即q＝(q1,q2,…,q14)，向量x被等分为2段，即x＝(q15,q16)，[qx]＝(q1,q2,…,q16)，向量y被等分为14段，即y＝(y1,y2,…,y14)，其特征在于，所述编码器包括以下部件：稀疏矩阵与向量的乘法器，由32个b比特寄存器R1,1,R1,2,…,R1,32和16个多输入异或门X1,1,X1,2,…,X1,16组成，用于计算向量f和w；I型后向迭代电路，由16个b比特寄存器R2,1,R2,2,…,R2,16和15个多输入模2加法器A2,2,A2,3,…,A2,16组成，用于计算向量q和x，从而求出部分校验向量px＝x；II型后向迭代电路，由16个b比特寄存器R3,1,R3,2,…,R3,16和14个多输入模2加法器A3,1,A3,2,…,A3,14组成，用于计算向量y，y与向量q异或得到部分校验向量py，从而得到校验向量p＝(px,py)；所述稀疏矩阵与向量的乘法器计算向量f和w的步骤如下：第1步，输入信息段a1,a2,…,a16，将它们分别存入寄存器R1,1,R1,2,…,R1,16中；第2步，寄存器R1,1,R1,2,…,R1,16同时循环左移1次，之后通过稀疏连接至异或门X1,1,X1,2,…,X1,16，异或门X1,1,X1,2,…,X1,16分别将异或结果左移入寄存器R1,17,R1,18,…,R1,32中；第3步，重复第2步b次，完成后，寄存器R1,17,R1,18,…,R1,32存储的内容分别是向量段f1,f2,…,f16，它们构成了向量f和w；其中，稀疏连接取决于矩阵F中的所有循环矩阵生成多项式，寄存器R1,i的所有抽头取决于矩阵F第i块列中所有循环矩阵生成多项式的非零元素所在位置，而多输入异或门X1,j的输入取决于矩阵F第j块行中所有循环矩阵生成多项式的非零元素所在位置，其中，1≤i≤16,1≤j≤16，所述I型后向迭代电路计算向量q和x的步骤如下：第1步，输入向量段f1，将向量段q1＝f1存入寄存器R2,1中；第2步，输入向量段fj，非零循环矩阵Qj,k对应的向量段qk被循环左移sj,k位后送入多输入模2加法器A...

【专利技术属性】
技术研发人员：张鹏，刘志文，张燕，
申请(专利权)人：荣成市鼎通电子信息科技有限公司，
类型：发明
国别省市：山东;37