一种多维相似压缩电路制造技术

本发明专利技术公开了一种多维相似压缩电路，包括第一转换阵列电路、第二转换阵列电路、第一种子信号输入端、第二种子信号输入端、M个多通路选择器、M个D触发器、M个异或运算电路、控制信号输入端及时钟信号输入端。本发明专利技术能够实现测试图形压缩，并且压缩率高。

【技术实现步骤摘要】

本专利技术属于集成电路设计与测试领域，涉及一种多维相似压缩电路。
技术介绍
面向数字逻辑电路对测试压缩率持续递增的需求，本专利技术提出一种多维相似性测 试图形的解压电路，采用两个较短的、转换次数少的种子向量在时间域及空间域的线性解 压方法，对每个测试切片或每条扫描链均生成较长的、相似的测试向量，由此组成的多维相 似性测试图形应用于数字逻辑电路测试时易于压缩，可同时压缩测试通道数目和扫描输入 长度。 以微处理器 MPU (Micro Processor Unit)和系统级芯片 SoC (System on a Chip) 为代表的数字逻辑电路中单元数目持续增加，导致测试数据量不断递增。国际半导体技 术行动蓝图 ITRS(International Technology Roadmap for Semiconductors)预测服务 器类MPU和消费类MPU的测试数据量将分别从2014年的1984Gb和1526Gb增加到2024 年的25845Gb和15693Gb，消费类SoC的测试数据量将从2014年的836Gb增加到2024 年的13967Gb，可测性设计（Design-for-Test)DFT技术是减少测试数据量的一种有效方 法(Test and Equipment, 2013Edition. International Technology Roadmap for Semiconductors. http://www. itrs. net/Links/2013ITRS/2013Chapters/2013Test. pdf)。 可测性设计技术一种是确定性测试图形的压缩方法，一种是内建自测 试BIST(Built-in- self-test)方法。本项目针对常用的扫描设计后的数字逻辑电 路，专利技术一种确定性测试图形的压缩方法（NB Satyendra, RD Suni 1，and MP Emi 1. On System-on-Chip Testing Using Hybrid Test Vector Compression. IEEE Trans. Instr.&Meas. ,2014,63(11) :2611-2619)。目前常用的测试压缩方法可分为 基于 Golomb 和 Huffman(I Bayraktaroglu, A Orailoglu. Concurrent Application of Compaction and Compression for Test Time and Data Volume Reduction in Scan Designs· IEEE Trans. Computers, 2003,52 (11):1480-1489)之类编码的，基 于异或门、D触发器的线性解压方法的（KJ Lee, JJ Chen, CH Huang. Using a Single Input to Support Multiple Scan Chains · Proc.Int' I Conf. Computer-Aided Design(ICCAD98), IEEE CS Press，1998:74-78)和广播扫描（I Hamzaoglu，JH Patel. Reducing Test Application Time for Full Scan Embedded Cores. 29th Ann. Inti I Symp.Fault-Tolerant Computing(FTCS 99),IEEE Press,1999:260-267) (P Girard. Survey of Low-Power Testing of VLSI Circuits. IEEE Design and Test of Computers, 2002, 19(3) :80-90) 〇 目前测试压缩水平为几十倍至几百倍，而ITRS 2013预测：服务器类MPU、消费 类MPU和消费类SoC的测试压缩率分别需从2014年的389、280和192倍提高到2024 年的 2628、2009 和 1114 倍（Test and Equipment, 2013Edition· International Technology Roadmap for Semiconductors. http://www. itrs. net/Links/2013ITRS/2 013Chapters/2013Test. pdf)，现有方法难以应付。宄其原因，大多数方法囿于测试图形 中无关项压缩，而迄今的研宄成果是基于测试立方中95% -99%为无关项这一规律（NA Touba.Survey of Test Vector Compression Techniques. IEEE Design&Test of Computers, 2006, 23 (4) : 294-303)，因此能否突破这一规律，探索出测试立方中包含乃至更 大程度的相关关系，成为解决测试压缩的关键问题。而且，扫描测试需要更多的外部测试通 道驱动扫描链，扫描输入和输出时间长。
技术实现思路
本专利技术的目的在于克服上述现有技术的缺点，提供了一种多维相似压缩电路，该 电路能能够实现测试图形压缩，并且压缩率高。 为达到上述目的，本专利技术所述的多维相似压缩电路包括第一转换阵列电路、第二 转换阵列电路、第一种子信号输入端、第二种子信号输入端、M个多通路选择器、M个D触发 器、M个异或运算电路、多路选择器控制信号输入端MUX_sle及时钟信号输入端Clock ; 所述第二种子信号输入端的1个输出端与第二转换阵列电路的1个输入端相连 接，第二转换阵列电路设有M个输出端，第二转换阵列电路的第h个输出端与第h个多通 路选择器的第一输入端相连接，第一个多通路选择器的第二输入端与第M个D触发器的 输出端相连接，第f个多通路选择器的第二输入端与第f-Ι个D触发器的输出端相连接， 2 < f < M，第h个多通路选择器的输出端与第h个D触发器的输入端相连接，I < h < M， 第h个异或运算电路的第一输入端与第h个D触发器的输出端相连接，时钟信号输入端分 别与M个D触发器的控制端相连接，多路选择器控制信号输入端分别与M个多通路选择器 的控制端相连接，第一种子信号输入端的m位输出端与第一转换阵列电路的m位输入端相 连接，第一转换阵列电路设有M个输出端，第一转换阵列电路上的第h个输出端与第h个异 或运算电路的第二输入端相连接，各异或运算电路的输出端与被测电路相连接。 所述被测电路设有M个扫描链，第h个异或运算电路的输出端与被测电路中第h 个扫描链相连接。 第一转换阵列电路的工作过程为：设第一转换阵列电路的输入信号R为： R= r. . . r]T (I) 其中，r为第一转换阵列电路的第a位输入端输入的信号，I < a < m ; 所述第一转换阵列电路的阵列U为：【主权项】1. 一种多维相似压缩电路，其特征在于，包括第一转换阵列电路（2)、第二转换阵列 电路（1)、第一种子信号输入端、第二种子信号输入端、M个多通路选择器巧）、M个D触发 器化本文档来自技高网...

【技术保护点】
一种多维相似压缩电路，其特征在于，包括第一转换阵列电路(2)、第二转换阵列电路(1)、第一种子信号输入端、第二种子信号输入端、M个多通路选择器(5)、M个D触发器(6)、M个异或运算电路(4)、多路选择器控制信号输入端MUX_sle及时钟信号输入端Clock；所述第二种子信号输入端的l个输出端与第二转换阵列电路(1)的l个输入端相连接，第二转换阵列电路(1)设有M个输出端，第二转换阵列电路(1)的第h个输出端与第h个多通路选择器(5)的第一输入端相连接，第一个多通路选择器(5)的第二输入端与第M个D触发器(6)的输出端相连接，第f个多通路选择器(5)的第二输入端与第f‑1个D触发器(6)的输出端相连接，2≤f≤M，第h个多通路选择器(5)的输出端与第h个D触发器(6)的输入端相连接，1≤h≤M，第h个异或运算电路(4)的第一输入端与第h个D触发器(6)的输出端相连接，时钟信号输入端分别与M个D触发器(6)的控制端相连接，多路选择器控制信号输入端分别与M个多通路选择器(5)的控制端相连接，第一种子信号输入端的m位输出端与第一转换阵列电路(2)的m位输入端相连接，第一转换阵列电路(2)设有M个输出端，第一转换阵列电路(2)上的第h个输出端与第h个异或运算电路(4)的第二输入端相连接，各异或运算电路(4)的输出端与被测电路(3)相连接。...

【技术特征摘要】

【专利技术属性】
技术研发人员：雷绍充，
申请(专利权)人：西安交通大学，
类型：发明
国别省市：陕西;61