一种片间高速互联的链路层设计方法和系统技术方案

本发明专利技术公开一种片间高速互联的链路层设计方法和系统，所述方法应用于片间高速互联的链路层系统，所述系统包括多个芯片，所述芯片包括链路层逻辑电路和PCS层逻辑电路；所述链路层逻辑电路包括数据校验模块，协议包通道管理模块，链路层传输模块；所述PCS层逻辑电路包括链路训练模块，PCS层传输模块，接口控制模块，数据编码模块，数据解码模块，数据加扰模块和数据解扰模块；所述链路层逻辑电路与PCS层逻辑电路连接。所述设计方法和系统可以实现多个芯片之间数据快速高效地传输。

【技术实现步骤摘要】

本专利技术涉及集成电路设计领域，尤其涉及一种实现片间高速互联的链路层设计方法和系统。
技术介绍
随着半导体工艺技术的快速发展，微处理器(MCU)、数字信号处理器(DSP)、可编程门阵列(FPGA)的性能都有了大幅度的提高，使得超大规模的复杂运算在实践中得以更广泛的应用。但单个处理器还是不能满足日益增长的应用需求。如果把多个处理器互联成处理器阵列进行多核协作并行计算，则可以成倍提高系统的数据处理能力，所以多核互连技术的研宄已经成为新兴的热点问题。基于链路层数据传输技术，虽然该技术复杂度较高，但是可以实现多片芯片之间的数据有效共享，最大限度提高系统效率，这对于解决数通系统对于数据处理速度以及效率日益增长的强烈要求是最直接有效的手段。但是由于技术复杂度高，国内很少有机构或者公司掌握相应的片间高速互联的链路层设计方法和系统。
技术实现思路
为此，需要提供一种实现片间高速互联的链路层的技术方案，用以解决多个芯片在进行数据交互过程中交互速度慢、效率低、性能差等问题。为实现上述目的，专利技术人提供了一种片间高速互联的链路层系统，所述系统包括多个芯片，所述芯片包括链路层逻辑电路和PCS层逻辑电路；所述链路层逻辑电路包括数据校验模块，协议包通道管理模块，链路层传输模块；所述PCS层逻辑电路包括链路训练模块，PCS层传输模块，接口控制模块，数据编码模块，数据解码模块，数据加扰模块和数据解扰模块；所述链路层逻辑电路与PCS层逻辑电路连接；所述链路训练模块用于进行链路训练，同步不同芯片之间的PCS层；所述PCS层传输模块用于接收另一芯片的数据，所述另一芯片数据为另一芯片通过PMA物理介质子层发送至PCS层传输模块的数据；所述接口控制模块用于控制PCS层与PMA物理介质子层的接口连接；所述数据解码模块对数据进行解码，所述数据解扰模块对数据进行解扰；所述数据校验模块检测数据是否正确，所述协议包通道管理模块用于在数据校验模块检测数据正确后对数据进行通道区分管理，所述链路层传输模块用于将通道区分后的数据传输至协议层；所述加扰模块用于对数据进行加扰，所述数据编码模块用于对数据进行编码；所述PCS层传输模块用于将编码后的数据通过PMA物理介质子层发送至另一芯片。进一步地，所述PMA物理介质子层包括高速serdes，所述高速serdes的数量为一条以上。进一步地，所述PCS层逻辑电路还包括数据加密模块和数据解密模块；所述数据加密模块用于对数据进行加密；所述数据解密模块用于对加密的数据进行解密。进一步地，所述链路层逻辑电路还包括重传控制模块；所述重传控制模块用于在数据校验模块检测到数据传输异常时发出数据重传请求，或者，所述重传控制模块用于在接收到数据重传请求后，对数据进行备份并再次传输。进一步地，所述链路层逻辑电路还包括中断请求模块；所述中断请求模块用于在重传控制模块发出的数据重传请求次数超过预设阈值后，发起数据中断请求。专利技术人还提供了一种片间高速互联的链路层设计方法，所述方法应用于片间高速互联的链路层系统，所述系统包括多个芯片，所述芯片包括链路层逻辑电路和PCS层逻辑电路；所述链路层逻辑电路包括数据校验模块，协议包通道管理模块，链路层传输模块；所述PCS层逻辑电路包括链路训练模块，PCS层传输模块，接口控制模块，数据编码模块，数据解码模块，数据加扰模块和数据解扰模块；所述链路层逻辑电路与PCS层逻辑电路连接；所述方法包括以下步骤:链路训练模块进行链路训练，同步不同芯片之间的PCS层；接口控制模块控制PCS层与PMA物理介质子层的接口连接，PCS层传输模块接收另一芯片的数据，所述另一芯片数据为另一芯片通过PMA物理介质子层发送至PCS层传输模块的数据；数据解码模块对数据进行解码，数据解扰模块对数据进行解扰；数据校验模块检测数据是否正确，若数据正确则协议包通道管理模块对数据进行通道区分管理，链路层传输模块将通道区分后的数据传输至协议层；若数据不正确则将该数据丢弃；或者，所述方法包括以下步骤:链路训练模块进行链路训练，同步不同芯片之间的PCS层；协议包通道管理模块对协议层发送的数据进行通道区分管理；数据校验模块检测数据是否正确，若数据正确则据加扰模块对数据进行加扰，数据编码模块对数据进行编码；若数据不正确则将该数据丢弃；接口控制模块控制PCS层与PMA物理介质子层的接口连接，PCS层传输模块将编码后的数据通过PMA物理介质子层发送至另一芯片。进一步地，所述PMA物理介质子层包括高速serdes，所述高速serdes的数量为一条以上。进一步地，所述PCS层逻辑电路还包括数据加密模块和数据解密模块；则所述方法包括:数据加密模块对数据进行加密；数据解密模块对加密的数据进行解密。进一步地，所述链路层逻辑电路还包括重传控制模块；所述方法还包括:重传控制模块在数据校验模块检测到数据传输异常时发出数据重传请求，或者，重传控制模块在接收到数据重传请求后，对数据进行备份并再次传输。进一步地，所述链路层逻辑电路还包括中断请求模块；则所述方法还包括:中断请求模块在重传控制模块发出的数据重传请求次数超过预设阈值后，发起数据中断请求。区别于现有技术，上述技术方案所述的一种实现片间高速互联的链路层设计方法和系统，所述系统包括多个芯片，所述芯片包括链路层逻辑电路和PCS层逻辑电路；所述链路层逻辑电路包括数据校验模块，协议包通道管理模块，链路层传输模块；所述PCS层逻辑电路包括链路训练模块，PCS层传输模块，接口控制模块，数据编码模块，数据解码模块，数据加扰模块和数据解扰模块；所述链路层逻辑电路与PCS层逻辑电路连接；所述方法包括以下步骤:首先链路训练模块进行链路训练，同步不同芯片之间的PCS层；而后接口控制模块控制PCS层与PMA物理介质子层的接口连接，PCS层传输模块接收另一芯片的数据，所述另一芯片数据为另一芯片通过PMA物理介质子层发送至PCS层传输模块的数据；而后数据解码模块对数据进行解码，数据解扰模块对数据进行解扰；而后数据校验模块检测数据是否正确，若数据正确则协议包通道管理模块对数据进行通道区分管理，链路层传输模块将通道区分后的数据传输至协议层；若数据不正确则将该数据丢弃；或者，所述方法包括以下步骤:首先链路训练模块进行链路训练，同步不同芯片之间的PCS层；而后协议包通道管理模块对协议层发送的数据进行通道区分管理；而后数据校验模块检测数据是否正确，若数据正确则据加扰模块对数据进行加扰，数据编码模块对数据进行编码；若数据不正确则将该数据丢弃；而后接口控制模块控制PCS层与PMA物理介质子层的接口连接，PCS层传输模块将编码后的数据通过PMA物理介质子层发送至另一芯片。上述方法和系统不仅提供了一种多芯片之间片间高速互联的链路层的整体架构，同时可以实现个芯片之间快速进行数据交互，大大提升了数据传输处理的效率，因而在集成电路设计领域具有广阔的市场前景。【附图说明】图1为本专利技术一实施例所述的实现片间高速互联的链路层系统的芯片的示意图；图2为本专利技术另一实施例所述的实现片间高速互联的链路层系统的示意图；图3为本专利技术一实施例所述的实现片间高速互联的链路层设计方法的流程图；图4为本专利技术另一实施例所述的实现片间高速互联的链路层设计方法的流程图。附图标记说明:101、链本文档来自技高网...

【技术保护点】
一种片间高速互联的链路层系统，其特征在于，所述系统包括多个芯片，所述芯片包括链路层逻辑电路和PCS层逻辑电路；所述链路层逻辑电路包括数据校验模块，协议包通道管理模块，链路层传输模块；所述PCS层逻辑电路包括链路训练模块，PCS层传输模块，接口控制模块，数据编码模块，数据解码模块，数据加扰模块和数据解扰模块；所述链路层逻辑电路与PCS层逻辑电路连接；所述链路训练模块用于进行链路训练，同步不同芯片之间的PCS层；所述PCS层传输模块用于接收另一芯片的数据，所述另一芯片数据为另一芯片通过PMA物理介质子层发送至PCS层传输模块的数据；所述接口控制模块用于控制PCS层与PMA物理介质子层的接口连接；所述数据解码模块对数据进行解码，所述数据解扰模块对数据进行解扰；所述数据校验模块检测数据是否正确，所述协议包通道管理模块用于在数据校验模块检测数据正确后对数据进行通道区分管理，所述链路层传输模块用于将通道区分后的数据传输至协议层；所述加扰模块用于对数据进行加扰，所述数据编码模块用于对数据进行编码；所述PCS层传输模块用于将编码后的数据通过PMA物理介质子层发送至另一芯片。

【技术特征摘要】

【专利技术属性】
技术研发人员：李仙辉，张明懿，
申请(专利权)人：福州瑞芯微电子有限公司，
类型：发明
国别省市：福建;35