一种VGA全分辨率锁定显示系统及方法技术方案

本发明专利技术实施例公开了一种VGA全分辨率锁定显示系统，该系统包括三路ADC、视频格式转换单元、缩放单元、输出后处理及显示单元、DDS、行锁单元、自动显示调整单元、视频检测单元；本发明专利技术还提出了一种VGA全分辨率锁定显示方法，本发明专利技术所述系统及方法使得输入的VGA信号不受分辨率的限制均可显示输出。

【技术实现步骤摘要】

本专利技术涉及视频图像显示领域，具体涉及一种支持VGA格式下所有分辨率的视频图像的显示系统及方法。
技术介绍
随着视频图像传输及显示技术的不断发展，已经有越来越多的视频传输标准、格式不断出现，但VGA作为一种非常成熟的视频传输标准，仍然有非常多的电子产品都提供了 VGA接口，例如PC、MAC、摄像机和DVD等。VGA技术的应用一般是基于VGA显示卡的计算机、笔记本等设备，而在一些既要求显示彩色高分辨率图像又没有必要使用计算机的更多应用中，例如超市、车站、飞机场等公共场所的广告宣传和提示信息显示及日常生活中的多媒体显示等，需运用VGA转换器将VGA信号转换为不同应用要求下的视频信号，实现VGA图像的显示和控制。目前市场上的VGA转换器，例如VGA转AV转换器，VGA转HDMI转换器，VGA转色差分量转换器等，都只支持一些固定的VGA分辨率格式输入，当输入的分辨率为转换器所不支持的时候，就会出现黑屏、花屏或者提示输入格式不对等信息，此时，由于输入的VGA图像未能锁定及显示，无法知道输入的分辨率，必须将VGA接口输出的信号接到VGA显示器显示图像方可将设置VGA输出的分辨率设置成VGA转换器所支持的格式才能使VGA转换器恢复正常工作，而一旦计算机显示器也不支持显卡设备当前输出的分辨率，就必须重新寻找其它显示器进行显示或重新安装启动计算机，这将给用户带来极大的不便。因此，需要开发一种VGA全分辨率锁定及显示的系统，使相应的VGA转换器支持目前VGA显卡设备输出的所有分辨率，使得所有输入的VGA信号都能正常锁定及显示，这将给使用各种VGA转换器的用户带来方便。
技术实现思路
本专利技术的目的旨在至少在一定程度上解决上述的技术问题之一。为此，本专利技术的第一个目的在于提出一种VGA全分辨率锁定显示系统。为此，本专利技术的第二个目的在于提出一种VGA全分辨率锁定显示方法。为了实现上述目的，本专利技术第一方面实施例的VGA全分辨率锁定显示系统，包括: 三路ADC，用于将输入的RGB输入数据R_in、G_in、B_in转换为数字的RGB数据，输出至视频格式转换单元； 视频格式转换单元，用于将输入的RGB数字信号转换为其它的视频格式，再输入至缩放单元； 视频检测单元，用于根据输入的行同步信号Hsync_in、Vsync_in、clk_in,检测输入信号的分辨率，检测得到的分辨率信息输出至行锁单元和缩放单元；若检测得到当前分辨率信息不在检测范围，则按照任意分辨率显示模式配置行锁单元、自动显示调整单元和缩放单元； 自动调整单元，用于当所述视频检测单元检测当前分辨率信息不在检测范围内，则设置所述缩放单元的水平缩放比例和垂直缩放比例，并将一行总点数输入至所述缩放单元；同时设置行锁单元的输入时钟频率为一固定时钟频率； 行锁单元，用于控制DDS得到与行同步信号精确锁相的时钟信号Clk_pixel，作为所述行锁单元、缩放单元的输入时钟； DDS，用于通过所述行锁单元输出的控制信号Dtojnc及输入时钟信号clk_in，得到调整后的时钟信号clk_pixel ； 缩放单元，用于对输入的视频图像数据，按照设定的缩放比例进行缩放处理后输出至后处理及显示单元，所述缩放单元包括水平方向缩放和垂直方向缩放； 后处理及显示单元，用于对缩放处理后的视频图像进行处理并显示输出。所述自动调整单元具体的可包括:水平缩放比例计算单元、垂直缩放比例计算单元、时钟配置单元；其中: 所述水平缩放比例计算单元，用于根据视频检测单元输出的一行总点数和显示单元的水平方向参数，计算水平方向的缩放比例； 所述垂直缩放比例计算单元，用于根据视频检测单元输出的一场总行数和显示单元的垂直方向参数，计算垂直方向的缩放比例； 所述时钟配置单元，用于当处于任意分辨率显示模式时，设置行锁单元的输入时钟频率为一预设的固定时钟频率。所述缩放单元包括行缓存控制单元、行缓存单元、第一加权单元、点缓存单元、时钟产生单元、第二加权单元、锁存单元和时序单元，其中输入数据经行缓存控制单元输入至行缓存单元中备用，第一加权单元自所述行缓存单元中读取相应数据作加权处理从而得到垂直方向缩放处理后的数据，输入至点缓存单元缓存，第二加权模块自所述点缓存单元中读取数据作水平方向的加权处理，得到的数据经锁存单元输出行场任意比例缩放处理后的视频数据；其中所述输入时钟clk_piXel输入至行缓存控制单元作为写入数据的时钟、输入至时钟产生单元得到缩放时钟clk_scale,所述缩放时钟clk_scale输入至行缓存单元和点缓存单元及锁存单元，作为行缓存单元的读取时钟、作为点缓存单元和锁存单元的读写时钟；所述时序单元用于根据所述缩放时钟clk_SCale生成行读取控制信号，所述行读取控制信号一个周期的总长度为从所述行缓存单元中根据所述缩放比例读取一行数据所需的时间，该一行数据的个数等于所述自动调整单元输出的一行总点数。在本专利技术的另一实施方式中，所述一种VGA全分辨率锁定显不系统还包括一模拟前端控制单元和一 PGA增益控制电路，所述模拟前端控制单元包括一钳位电路，用于将行同步底部钳位至固定O电平以使信号保持在确定的直流电平上；所述PGA增益控制电路，用于调节图像的整体亮度细节保持图像信息完整。在本专利技术的另一实施方式中，所述一种VGA全分辨率锁定显不系统还包括一 RGB校正单元，用于在R、G、B三个通道上设置增益因子，实现R、G、B三个通道的增益调节和校正。一种采用上述VGA全分辨率锁定显示系统的，VGA全分辨率锁定显示方法，其特征在于，该方法包括如下步骤: 步骤S1:输入视频信号、行场同步信号和时钟信号clk_in ； 步骤S2:判断VGA输入是否有效； 步骤S3:若当前VGA输入无效，则系统进入省电模式； 步骤S4:若当前VGA输入有效，则进一步判断输入分辨率是否在检测范围内； 步骤S5:若输入分辨率在检测范围内，则根据具体分辨率配置行锁模块107及视频缩放模块104 ； 步骤S6:若输入分辨率不在检测范围内，则进入任意分辨率显示模式配置行锁模块107及视频缩放模块104 ； 步骤S7:实现输入时钟与行同步的锁定，并根据配置的信息完成视频信号的缩放处理； 步骤S8:对缩放处理后的图像进行后处理，并输出至显示单元显示。所述步骤S6进入任意分辨率显示模式配置行锁模块及视频缩放模块具体包括如下步骤: 步骤S60:视频检测单元输出检测得到的一场总行数和一行总点数； 步骤S61:设置行锁单元的输入时钟为一预设的固定时钟频率； 步骤S62:所述检测单元得到的一行总点数与显示单元的水平参数相除，得到的水平缩放比例输入至所述缩放单元； 步骤S63:所述检测单元得到的一场总行数与显示单元的垂直参数相除，得到的垂直缩放比例输入至所述缩放单元； 步骤S64:所述检测单元检测得到的一行总点数输入至所述缩放单元。所述固定时钟频率为当前VGA所有分辨率对应的时钟频率中最小值和最大值构成的时钟范围中的任一值。所述固定时钟频率为所述时钟范围中间值和最大值之间的频率值。所述固定时钟频率为输出时钟频率clk_in的2"倍，其中η为整数。本专利技术实施例中当输入VGA的分辨率超出检测的范围之后，通过配置合适的行锁时本文档来自技高网...

【技术保护点】
一种VGA全分辨率锁定显示系统，其特征在于，包括：三路ADC，用于将输入的RGB输入数据R_in、G_in、B_in转换为数字的RGB数据，输出至视频格式转换单元；视频格式转换单元，用于将输入的RGB数字信号转换为其它的视频格式，再输入至缩放单元；视频检测单元，用于根据输入的行同步信号Hsync_in、Vsync_in、clk_in，检测输入信号的分辨率，检测得到的分辨率信息输出至行锁单元和缩放单元；若检测得到当前分辨率信息不在检测范围，则按照任意分辨率显示模式配置行锁单元、自动显示调整单元和缩放单元；自动调整单元，用于当所述视频检测单元检测当前分辨率信息不在检测范围内，则设置所述缩放单元的水平缩放比例和垂直缩放比例，并将一行总点数输入至所述缩放单元；同时设置行锁单元的输入时钟频率为一固定时钟频率；行锁单元，用于控制DDS得到与行同步信号精确锁相的时钟信号clk_pixel，作为所述行锁单元、缩放单元的输入时钟；DDS，用于通过所述行锁单元输出的控制信号Dto_inc及输入时钟信号clk_in，得到调整后的时钟信号clk_pixel；缩放单元，用于对输入的视频图像数据，按照设定的缩放比例进行缩放处理后输出至后处理及显示单元，所述缩放单元包括水平方向缩放和垂直方向缩放；后处理及显示单元，用于对缩放处理后的视频图像进行处理并显示输出。...

【技术特征摘要】

【专利技术属性】
技术研发人员：袁扬智，刘俊秀，石岭，
申请(专利权)人：深圳艾科创新微电子有限公司，
类型：发明
国别省市：广东;44