成像装置、成像系统和成像装置的制造方法制造方法及图纸

本公开涉及成像装置、成像系统和成像装置的制造方法。衬底中的结型场效应晶体管(JFET)包括第一导电类型的沟道区域和源极区域以及第二导电类型的第一至第四栅极区域。第一和第二栅极区域被设置在沿着衬底的表面的方向上。第三和第四栅极区域被设置在该方向上。第一和第三栅极区域被设置在深度方向上。第一栅极区域被设置在所述表面与第三栅极区域之间。第二和第四栅极区域被设置在深度方向上。第二栅极区域被设置在所述表面与第四栅极区域之间。沟道区域包括被设置在第一和第三栅极区域之间的第一区域和被设置在第二和第四栅极区域之间的第二区域。源极区域被设置在第一和第二栅极区域之间。

【技术实现步骤摘要】

本公开涉及。
技术介绍
已提出了利用结型场效应晶体管的成像装置。日本专利特开2007-165736号描述了一种包括多个像素的成像装置。每个像素包括结型场效应晶体管。在日本专利特开2007-165736号中描述的结型场效应晶体管中，沟道区域(channel reg1n)被夹在表面栅极区域(surface gate reg1n)与掩埋栅极区域(buried gate reg1n)之间。沟道区域在掩埋栅极区域的端部连接到漏极区域。
技术实现思路
根据本公开的第一方面，提供了一种成像装置。该成像装置包括设在半导体衬底中的结型场效应晶体管。结型场效应晶体管包括第一导电类型的沟道区域、第一导电类型的源极区域以及第二导电类型的第一至第四栅极区域。第一栅极区域和第二栅极区域被设置在沿着半导体衬底的表面的方向上。第三栅极区域和第四栅极区域被设置在沿着半导体衬底的表面的方向上。第一栅极区域和第三栅极区域被设置在半导体衬底的深度方向上。第一栅极区域被设置在所述表面与第三栅极区域之间。第二栅极区域和第四栅极区域被设置在深度方向上。第二栅极区域被设置在所述表面与第四栅极区域之间。沟道区域包括第一区域和第二区域。第一区域被设置在第一栅极区域与第三栅极区域之间。第二区域被设置在第二栅极区域与第四栅极区域之间。源极区域被设置在第一栅极区域与第二栅极区域之间。第二导电类型的半导体区域被设置在第三栅极区域与第四栅极区域之间。第二导电类型的半导体区域具有比第三栅极区域的杂质密度低并且比第四栅极区域的杂质密度低的杂质密度。根据本公开的另一方面，提供了一种成像装置。该成像装置包括设在半导体衬底中的结型场效应晶体管。结型场效应晶体管包括第一导电类型的沟道区域、第一导电类型的源极区域以及第二导电类型的第一至第四栅极区域。第一栅极区域和第二栅极区域被设置在沿着半导体衬底的表面的方向上。第三栅极区域和第四栅极区域被设置在沿着半导体衬底的表面的方向上。第一栅极区域和第三栅极区域被设置在半导体衬底的深度方向上。第一栅极区域被设置在所述表面与第三栅极区域之间。第二栅极区域和第四栅极区域被设置在深度方向上。第二栅极区域被设置在所述表面与第四栅极区域之间。沟道区域包括第一区域和第二区域。第一区域被设置在第一栅极区域与第三栅极区域之间。第二区域被设置在第二栅极区域与第四栅极区域之间。源极区域被设置在第一栅极区域与第二栅极区域之间。设有第一导电类型的半导体区域来从第三栅极区域空间上延续到第四栅极区域。根据本公开的另一方面，提供了一种成像装置。该成像装置包括设在半导体衬底中的结型场效应晶体管。结型场效应晶体管包括第一导电类型的沟道区域、第一导电类型的源极区域和第二导电类型的半导体区域。沟道区域被设置在半导体区域与半导体衬底的表面之间。源极区域的至少一部分被设置在沟道区域与所述表面之间。半导体区域包括第一部分、第二部分和第三部分。第一部分的杂质密度低于第二部分的杂质密度并且低于第三部分的杂质密度。第一部分被设置在第二部分与第三部分之间。第一部分到与所述表面平行的平面上的正交投影与源极区域到该平面上的正交投影重叠。根据本公开的另一方面，提供了一种成像系统。成像系统包括上述成像装置，以及被配置为处理从成像装置输出的信号的信号处理单元。通过以下参考附图对示范性实施例的描述，本公开的更多特征将变得清楚。【附图说明】图1是示意性示出成像装置的平面结构的图。图2是示意性示出成像装置的截面结构的图。图3A是示意性示出成像装置的截面结构的图。图3B是示意性示出成像装置的截面结构的图。图4A-4C是用于说明成像装置的制造方法的图。图5A-5B是示意性示出在制造成像装置时使用的掩模的图。图6A是示意性示出成像装置的截面结构的图。图6B是示意性示出在制造成像装置时使用的掩模的图。图7A是示意性示出成像装置的平面结构的图。图7B是示意性示出成像装置的截面结构的图。图8A-8C是用于说明成像装置的制造方法的图。图9是成像系统的框图。【具体实施方式】根据本公开的一些实施例，可以改善结型场效应晶体管的特性。在专利技术人已知的结型场效应晶体管中，栅极区域的一部分被布置或设置在源极区域下方。杂质密度剖面或者分布是均一的。因此，如果栅极区域具有高杂质密度，则源极区域下方的区域的杂质密度可能高。如果源极区域下方的区域的杂质密度高，则从结型场效应晶体管输出的沟道电流可由于源极区域的耗尽而变化。换言之，结型场效应晶体管的特性可能恶化。本公开的一些实施例提供了包括结型场效应晶体管的成像装置，其中该结型场效应晶体管的特性可得到改善。本公开的实施例提供了包括多个像素的成像装置。每个像素包括结型场效应晶体管(以下称为JFET)。JFET包括分别形成在半导体衬底中的栅极区域、沟道区域、漏极区域和源极区域。在JFET中，栅极区域的导电类型不同于沟道区域、漏极区域和源极区域的导电类型。在本实施例中，成像装置利用了横向JFET，其中沟道电流的方向与半导体衬底的表面平行。根据本公开的实施例的特征在于设在比沟道区域更深位置的半导体区域的结构和/或在于其制造方法。以下，将参考附图详细描述本公开的实施例。本公开不限于仅仅以下将要描述的实施例。另外，以下实施例之一的部分配置被添加到另一实施例中或者被另一实施例的部分配置所替换的示例也是本公开的实施例。在要描述的实施例中，栅极区域是P型的，并且沟道区域、漏极区域和源极区域是N型的。本公开包括每个半导体区域的导电类型被反转的实施例。第一实施例图1是示意性示出本实施例的成像装置的平面结构的图。图1示出了一个像素。像素包括诸如光电二极管之类的光电转换部、传输晶体管、复位晶体管和JFET。本实施例的成像装置包括多个图1中所示的像素。在本实施例中，光电转换部是光电二极管。光电二极管包括在半导体衬底的表面中形成的N型半导体区域I和在N型半导体区域I下方形成的P型半导体区域2。N型半导体区域I和P型半导体区域2形成PN结。由入射光生成的空穴作为信号电荷被累积在P型半导体区域2中。累积在P型半导体区域2中的信号电荷被传输到浮置扩散区域3 (以下称为FD区域3)。FD区域3是P型半导体区域。传输栅电极4将信号电荷从P型半导体区域2传输到FD区域3。JFET包括P型栅极区域9、N型沟道区域10和N型源极区域11。沟道至少形成在N型沟道区域10的一部分中。沟道受栅极区域9的电压控制。本实施例的JFET包括多个栅极区域9。当在平面视图中查看时，沟道区域10与每个栅极区域9相交。沟道区域10被布置或设置为从源极侧到漏极侧横穿过栅极区域9。在本说明书中，当提到在平面视图中查看时或者只是在平面视图中时构件的布置、位置或形状时，意思是被垂直投影到与半导体衬底的表面平行的平面上的构件的正交投影的布置、位置或形状。因此，栅极区域到与半导体衬底的表面平行的平面上的正交投影和沟道区域到与半导体衬底的表面平行的平面上的正交投影在该平面上相互相交。半导体衬底的表面被限定为半导体区域与绝缘体之间的界面。投影可以是当一物体被暴露于与一平面垂直的平行光线时在该平面上产生的该物体的阴影。沟道区域10的一部分(在图1中指示为区域1d)形成JFET的漏极区域。JFET的沟道在栅极区域9与沟道区域10之间的相交部分中形成。源本文档来自技高网...

【技术保护点】
一种成像装置，包括：设在半导体衬底中的结型场效应晶体管，其中所述结型场效应晶体管包括第一导电类型的沟道区域、第一导电类型的源极区域、第二导电类型的第一栅极区域、第二导电类型的第二栅极区域、第二导电类型的第三栅极区域以及第二导电类型的第四栅极区域，第一栅极区域和第二栅极区域被设置在沿着半导体衬底的表面的方向上，第三栅极区域和第四栅极区域被设置在沿着半导体衬底的表面的方向上，第一栅极区域和第三栅极区域被设置在半导体衬底的深度方向上，第一栅极区域被设置在所述表面与第三栅极区域之间，第二栅极区域和第四栅极区域被设置在所述深度方向上，第二栅极区域被设置在所述表面与第四栅极区域之间，沟道区域包括被设置在第一栅极区域与第三栅极区域之间的第一区域和被设置在第二栅极区域与第四栅极区域之间的第二区域，源极区域被设置在第一栅极区域与第二栅极区域之间，并且具有比第三栅极区域的杂质密度低并且比第四栅极区域的杂质密度低的杂质密度的第二导电类型的半导体区域被设置在第三栅极区域与第四栅极区域之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：篠原真人，熊野秀臣，
申请(专利权)人：佳能株式会社，
类型：发明
国别省市：日本;JP