自对准作用沟槽触点制造技术

本申请案涉及一种自对准作用沟槽触点。可通过包含以下步骤的过程来形成具有自对准触点的集成电路：在集成电路上方形成填充邻近于MOS栅极的侧壁之间的空间的间隙填充电介质层，及将间隙填充电介质层向下平面化到含有MOS栅极的栅极结构的顶部。在间隙填充电介质层上方形成暴露用于自对准触点的区域的触点图案；所述区域与栅极结构的邻近实例重叠。从用于自对准触点的区域移除间隙填充电介质层，且随后移除触点图案。在集成电路上方、在栅极结构上及在己移除了间隙填充电介质材料的区域中形成触点金属层；触点金属沿着侧壁的高度邻接侧壁。将触点金属向下平面化到栅极结构的顶部，从而形成自对准触点。

【技术实现步骤摘要】

本专利技术涉及集成电路的领域。更特定来说，本专利技术涉及集成电路中的金属氧化物半导体(MOS)晶体管。
技术介绍
可期望在先进技术节点(举例来说，45纳米节点及超越其的节点)上使到MOS晶体管的源极/漏极区的触点提供均一的低电阻电连接。可进一步期望借助具有充足过程宽容度的过程序列形成所述触点以为含有所述触点的集成电路提供所要制作成本。
技术实现思路
下文呈现简化
技术实现思路
以便提供对本专利技术的一或多个方面的基本理解。本
技术实现思路
并非本专利技术的广泛概述，且既不打算识别本专利技术的关键或紧要元件，也不打算记述其范围。而是，本
技术实现思路
的主要目的为以简化形式呈现本专利技术的一些概念作为稍后所呈现的更详细说明的前言。可通过以下过程来形成具有自对准触点的集成电路:在所述集成电路上方形成填充邻近于MOS栅极的侧壁之间的空间的间隙填充电介质层，及将所述间隙填充电介质层向下平面化到含有所述MOS栅极的栅极结构的顶部。在所述间隙填充电介质层及栅极结构上方形成暴露用于所述自对准触点的区域的触点图案；用于所述自对准触点的所述区域与所述栅极结构的邻近实例重叠。从用于所述自对准触点的所述区域移除所述间隙填充电介质层，且随后移除所述触点图案。在所述集成电路上方、在所述栅极结构上及在其中已移除所述间隙填充电介质材料的所述区域中形成触点金属层；所述触点金属沿着所述侧壁的高度邻接所述侧壁。将所述触点金属向下平面化到所述栅极结构的所述顶部，从而形成所述自对准触点。【附图说明】图1A到图1J是含有自对准触点的实例性集成电路的横截面，其是以连续制作阶段描绘的。图2A到图2K是含有自对准触点的另一实例性集成电路的横截面，其是以连续制作阶段描绘的。图3A到图3C是含有逻辑门中的自对准触点的实例性集成电路的俯视图，其是以连续制作阶段描绘的。图4A到图4C是含有静态随机存取存储器(SRAM)单元中的自对准触点的实例性集成电路的俯视图，其是以连续制作阶段描绘的。【具体实施方式】参考附图描述本专利技术。所述图未按比例绘制且其仅经提供以图解说明本专利技术。下文参考用于图解说明的实例应用来描述本专利技术的几个方面。应理解，众多特定细节、关系及方法经陈述以提供对本专利技术的理解。然而，所属领域的技术人员将容易地认识到，可在不使用所述特定细节中的一或多者或者使用其它方法的情况下实践本专利技术。在其它实例中，未详细展示众所周知的结构或操作以避免使本专利技术模糊。本专利技术不受动作或事件的所图解说明排序限制，这是因为一些动作可以不同次序发生及/或与其它动作或事件同时发生。此夕卜，未必需要所有所图解说明动作或事件来实施根据本专利技术的方法。可通过以下过程来形成具有自对准触点的集成电路:在所述集成电路上方形成填充MOS栅极上的侧壁之间的空间的间隙填充电介质层，及将所述间隙填充电介质层向下平面化到含有所述MOS栅极的栅极结构的顶部。在所述间隙填充电介质层及栅极结构上方形成暴露用于所述自对准触点的区域的触点图案；用于所述自对准触点的所述区域与所述栅极结构的邻近实例重叠。从用于所述自对准触点的所述区域移除所述间隙填充电介质层，且随后移除所述触点图案。在所述集成电路上方、在所述栅极结构上及向其中已移除所述间隙填充电介质材料的源极/漏极区延伸地形成触点金属层；所述触点金属沿着所述侧壁的高度邻接所述侧壁。将所述触点金属向下平面化到所述栅极结构的所述顶部，从而形成所述自对准触点。可在形成触点金属层之前或在形成触点金属层之后任选地执行替换栅极过程。可在形成所述间隙填充电介质层之前或在从用于所述自对准触点的所述区域移除所述间隙填充电介质层之后形成所述源极/漏极区上的金属硅化物。所述触点图案还可暴露用于在场氧化物上方延伸的局部互连件的区域。可在所述自对准触点上方形成金属前电介质(PMD)层，且穿过所述PMD层形成通孔以与所述自对准触点的至少一部分电连接。可在所述通孔上形成第一层级的金属互连件。图1A到图1J是含有自对准触点的实例性集成电路的横截面，其是以连续制作阶段描绘的。参考图1A，在包含半导体材料的衬底102中及上形成集成电路100。举例来说，衬底102可为单晶娃晶片、绝缘体上娃(SOI)晶片、具有不同晶体定向的区的混合定向技术(HOT)晶片或适于制作集成电路100的其它材料。集成电路100包含栅极结构104，栅极结构104包含形成于衬底102上的栅极电介质层106及形成于栅极电介质层106上的MOS栅极108。来自先前栅极蚀刻过程的硬掩模材料110可能保留在MOS栅极108上方且因此包含于栅极结构104中。MOS栅极108及栅极电介质层106可能为稍后将在栅极替换序列中被替换的牺牲元件。或者，MOS栅极108及栅极电介质层106可为集成电路100的永久元件。栅极结构104还包含邻近于MOS栅极108的侧壁112。侧壁112可具有氮化硅外表面以对后续触点蚀刻提供所要选择性。举例来说，栅极结构104的高度可为50纳米到250纳米。在衬底102中邻近于栅极结构104形成源极/漏极区114。在本实例中，在形成间隙填充电介质层之前，在源极/漏极区114上形成金属硅化物116，此可有利地提供穿过源极/漏极区114的较低且较均一的串联电阻。栅极结构104的实例可按由适用于集成电路100的设计规则规定的最小距离间隔开。在本实例中，在衬底102中形成场氧化物118以将栅极结构104的实例与集成电路100的其它组件横向隔离。参考图1B，在集成电路100上方形成间隙填充电介质层120，其延伸到金属硅化物116，邻近于栅极结构104。间隙填充电介质层120可主要为二氧化硅。可(举例来说)通过使用原硅酸四乙酯(也称为四乙氧基硅烷或TEOS)的等离子增强化学汽相沉积(PECVD)过程形成间隙填充电介质层120、通过使用臭氧及TEOS的次大气压化学汽相沉积(SACVD)过程形成间隙填充电介质层120或使用甲基倍半硅氧烷(MSQ)的旋涂溶液形成间隙填充电介质层120。间隙填充电介质层120中的通过其它过程形成的在后续触点蚀刻过程中对侧壁112提供所要选择性的其它电介质材料在本实例的范围内。间隙填充电介质层120可包含在金属硅化物116及侧壁112上方的氮化硅蚀刻止挡子层(未展示)。参考图1C，平面化过程移除MOS栅极108上方的间隙填充电介质层120，使得间隙填充电介质层120的顶部表面与栅极结构104的顶部表面实质上共面。所述平面化过程可包含化学机械抛光(CMP)过程。平面化过程可包含凹蚀过程，其中在间隙填充电介质层120上方通过旋涂过程形成聚合物平面化层，且后续各向同性等离子蚀刻过程以实质上相等的速率移除聚合物及间隙填充电介质层120，以便对间隙填充电介质层120进行平面化。可能通过平面化过程来暴露MOS栅极108。参考图1D，在间隙填充电介质层120上方形成触点掩模122以便暴露用于自对准触点124的区域。用于自对准触点124的区域与栅极结构104的邻近实例的侧壁112重叠。触点掩模122可进一步暴露场氧化物118上方用于局部互连件126的区域。举例来说，触点掩模122可包含通过光刻过程形成的光致抗蚀剂。形成触点掩模122以暴露用于自对准触点124的邻近实例的毗连区域可有利地为用于形成触点掩模122的光刻过程提供所要水平的过程宽容本文档来自技高网...

【技术保护点】
一种集成电路，其包括：衬底；多个栅极结构，每一所述栅极结构包括安置于所述衬底上方的栅极及邻接所述栅极的横向表面的侧壁；源极/漏极区，其安置于所述衬底中邻近于所述栅极结构；多个自对准触点，每一所述自对准触点安置于所述源极/漏极区的实例上且沿着所述栅极结构的至少一个实例的高度邻接所述栅极结构的所述实例，其中所述自对准触点的顶部表面不高于所述栅极结构的所述实例的顶部表面；金属前电介质PMD层，其安置于所述栅极结构上方及所述自对准触点上方；通孔，其安置于所述PMD层中，使得所述通孔与所述自对准触点的至少一部分电连接；以及多个金属互连件，其安置于所述通孔上方，所述金属互连件与所述通孔电连接。

【技术特征摘要】
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【专利技术属性】
技术研发人员：史蒂文·艾伦·莱特尔，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国;US