本实用新型专利技术公开了一种基于CPLD数字电路的数显高精度电子时钟,属于电子时钟领域，电子时钟的内部系统包括CPLD，晶振单元，分频/计数单元，秒60进制单元，分60进制单元，时24进制单元，译码单元，显示单元，操作控制单元；本实用新型专利技术基于CPLD设计，其资源可以满足电子时钟的设计需求，该电子时钟具有显示“秒”、“分”、“时”的作用，24小时显示方式，并且具有设置时间的功能，并且本实用新型专利技术基于外部晶振产生时钟信号，利用VHDL语言采用数字电路的方式设计CPLD的各个模块，从而大大提高走时的精度和准确性。
【技术实现步骤摘要】
本技术公开了一种数显高精度电子时钟，属于电子时钟领域，具体地说是一种基于CPLD数字电路的数显高精度电子时钟。
技术介绍
目前市面流通的数显时钟，多数都是通过单片机进行信号控制，经过一段时间的走动，时间准确性的误差会越来越大，出现变快，变慢等不稳定情况。针对上述问题，本技术提供一种设计基于基于CPLD数字电路的数显高精度电子时钟，基于CPLD设计，该电子时钟具有显示“秒”、“分”、“时”的作用，24小时显示方式，并且具有设置时间的功能，通过外部晶振产生时钟信号，利用VHDL语言采用数字电路的方式设计CPLD的各个模块，避免因单片机控制容易受外部信号干扰和单片机的局限性的影响，让时钟的误差降低到最低值，大大提高了走时的准确性。
技术实现思路
本技术针对市面流通的数显时钟，多数都是通过单片机进行信号控制，经过一段时间的走动，时间准确性的误差会越来越大，出现变快，变慢等不稳定情况的问题，提供一种基于CPLD数字电路的数显高精度电子时钟，利用VHDL语言采用数字电路的方式设计CPLD，采用外部晶振提供时钟信号，避免因单片机控制容易受外部信号干扰和单片机的局限性的影响，让时钟的误差降低到最低值，大大提高了走时的准确性。本技术所采用的技术方案为:一种基于CPLD数字电路的数显高精度电子时钟，电子时钟的内部系统包括CPLD单元，晶振单元，分频/计数单元，秒60进制单元，分60进制单元，时24进制单元，译码单元，显示单元，操作控制单元；CPLD单元为整个电子时钟的核心控制部件，负责内部系统各单元高速复杂的组合、时序逻辑的控制；晶振单元为内部系统的外部时钟，作为时钟源为CPLD单元提供一个基准时间；分频/计数单元对晶振单元作为时钟源进行分频与计数，产生“ I秒”的时钟信号作为电子时钟的最小计数单位，供各单元使用；秒60进制单元以秒为时间单位，进行60进制的计数，计数范围0~59，计数到60时向分60进制单元进位，然后该单元返回O重新计数，不断循环；分60进制单元以分为时间单位，进行60进制的计数，计数范围0~59，计数到60时向时24进制单元进位，该单元返回O重新计数，不断循环；时24进制单元以时为时间单位，进行24进制的计数，计数范围0~23，计数到24时该单元返回O重新计数，不断循环；译码单元对秒60进制单元、分60进制单元和时24进制单元的计数输出进行译码，控制显示单元进行数字显示；显示单元负责显示译码单元对应的时间数字；操作控制单元与按键配合使用，控制系统进行时间的设置。所述的电子时钟包括CPLD，IMHz晶振，LED数码管，按键；其中CPLD 型号是 MAX7000S 系列 100 引脚的 EPM7064STC100-10 ；LED数码管分三组，分别对应秒60进制单元，分60进制单元，时24进制单元，以显示数字时间；通过按键控制系统进行时间的设置。一种基于CPLD数字电路的数显高精度电子时钟的内部系统，应用于所述的一种基于CPLD数字电路的数显高精度电子时钟，包括CPLD单元，晶振单元，分频/计数单元，秒60进制单元，分60进制单元，时24进制单元，译码单元，显示单元，操作控制单元；CPLD单元为整个电子时钟的核心控制部件，负责内部系统各单元高速复杂的组合、时序逻辑的控制；晶振单元为内部系统的外部时钟，作为时钟源为CPLD单元提供一个基准时间；分频/计数单元对晶振单元作为时钟源进行分频与计数，产生“ I秒”的时钟信号作为电子时钟的最小计数单位，供各单元使用；秒60进制单元以秒为时间单位，进行60进制的计数，计数范围0~59，计数到60时向分60进制单元进位，然后该单元返回O重新计数，不断循环；分60进制单元以分为时间单位，进行60进制的计数，计数范围0~59，计数到60时向时24进制单元进位，该单元返回O重新计数，不断循环；时24进制单元以时为时间单位，进行24进制的计数，计数范围0~23，计数到24时该单元返回O重新计数，不断循环；译码单元对秒60进制单元、分60进制单元和时24进制单元的计数输出进行译码，控制显示单元进行数字显示；显示单元负责显示译码单元对应的时间数字；操作控制单元与按键配合使用，控制系统进行时间的设置。本技术的有益效果为:本技术基于CPLD设计，其资源可以满足电子时钟的设计需求，该电子时钟具有显示“秒”、“分”、“时”的作用，24小时显示方式，并且具有设置时间的功能，并且本技术基于外部晶振产生时钟信号，利用VHDL语言采用数字电路的方式设计CPLD的各个模块，从而大大提高走时的精度和准确性。【附图说明】图1为本技术的控制系统框架示意图。【具体实施方式】下面参照附图所示，通过【具体实施方式】对本技术进一步说明:一种基于CPLD数字电路的数显高精度电子时钟，主要硬件有:CPLD:型号是美国 Altera 公司 MAX7000S 系列 100 引脚的 EPM7064STC100-10 该芯片是基于乘积项结构的PLD，适用于实现高速复杂的组合、时序逻辑。EPM7064STC100-10的器件宏单元为64个，I/O引脚数为68个，其资源可以满足电子时钟的设计需求；LED数码管分三组，每组2只，分别对应秒60进制单元，分60进制单元，时24进制单元，以显示数字时间；按键:通过按键控制系统进行时间的设置。上述电子时钟，电子时钟的内部系统包括CPLD单元，晶振单元，分频/计数单元，秒60进制单元，分60进制单元，时24进制单元，译码单元，显示单元，操作控制单元；CPLD单元为整个电子时钟的核心控制部件，负责内部系统各单元高速复杂的组合、时序逻辑的控制；晶振单元为内部系统的外部时钟，作为时钟源为CPLD单元提供一个基准时间；分频/计数单元对晶振单元作为时钟源进行分频与计数，产生“ I秒”的时钟信号作为电子时钟的最小计数单位，供各单元使用；秒60进制单元以秒为时间单位，进行60进制的计数，计数范围0~59，计数到60时向分60进制单元进位，然后该单元返回O重新计数，不断循环；分60进制单元以分为时间单位，进行60进制的计数，计数范围0~59，计数到60时向时24进制单元进位，该单元返回O重新计数，不断循环；时24进制单元以时为时间单位，进行24进制的计数，计数范围0~23，计数到24时该单元返回O重新计数，不断循环；译码单元对秒60进制单元、分60进制单元和时24进制单元的计数输出进行译码，控制显示单元进行数字显示；显示单元负责显示译码单元对应的时间数字；操作控制单元与按键配合使用，控制系统进行时间的设置。其中设置按键:按第一次进行时间“秒”的设置，“秒”显示数码管闪烁；按第二次选择进行“分钟”的设置，“分”显示数码管闪烁；按第三次选择进行“小时”设置，“时”显示数码管闪烁；在时间秒、分钟、小时的设置之间不断进行切换，直到按“确认”键为止。“ + ”按键:对时间模块进行增量的设置，当选择设置“秒”模块时，按一次进行加I的操作，例如当“秒”显示数码管显示数字“16”时，按一次数码管变为“17”，以此类推；“分”模块和“时”模块的设置同“秒”模块一样。按键，和“ + ”按键作用类似，只是进行减I的操作。“确认”按键，按下该按键时对设定的时间进行确定，电本文档来自技高网...
【技术保护点】
一种基于CPLD数字电路的数显高精度电子时钟，其特征是电子时钟的内部系统包括CPLD单元，晶振单元，分频/计数单元，秒60进制单元，分60进制单元，时24进制单元，译码单元，显示单元，操作控制单元；CPLD单元为整个电子时钟的核心控制部件，负责内部系统各单元高速复杂的组合、时序逻辑的控制；晶振单元为内部系统的外部时钟，作为时钟源为CPLD单元提供一个基准时间；分频/计数单元对晶振单元作为时钟源进行分频与计数，产生“1秒”的时钟信号作为电子时钟的最小计数单位，供各单元使用；秒60进制单元以秒为时间单位，进行60进制的计数，计数范围0~59，计数到60时向分60进制单元进位，然后该单元返回0重新计数，不断循环；分60进制单元以分为时间单位，进行60进制的计数，计数范围0~59，计数到60时向时24进制单元进位，该单元返回0重新计数，不断循环；时24进制单元以时为时间单位，进行24进制的计数，计数范围0~23，计数到24时该单元返回0重新计数，不断循环；译码单元对秒60进制单元、分60进制单元和时24进制单元的计数输出进行译码，控制显示单元进行数字显示；显示单元负责显示译码单元对应的时间数字；操作控制单元与按键配合使用，控制系统进行时间的设置。...
【技术特征摘要】
【专利技术属性】
技术研发人员：李前，
申请(专利权)人：浪潮电子信息产业股份有限公司，
类型：新型
国别省市：山东;37
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