一种多浮点数乘减运算控制器，它具有：对整机进行控制的FPGA电路；Flash电路，该与接FPGA电路相连；通信电路，该电路与FPGA电路相连；PCI电路，该电路与FPGA电路相连，本实用新型专利技术采用PCI协议、DMA方式传输，节省运算时间，浮点数的一切运算采用硬件实现，硬件电路可配置，调试方便、具有电路简单、使用方便可推广使用。
【技术实现步骤摘要】
本技术属于电数字数据处理
，具体涉及到多浮点数乘减运算控制器。
技术介绍
现代科学技术对数据运算精度要求及大量数据的存储要求越来越高，这就使得设计一种多浮点数运算及存储处理电路显得更为重要，现代生产工艺的发展使得现场可编程门陈列FPGA的成本越来越低，在实际使用中，FPGA具有灵活可配置的特点，逐渐取代专用集成电路ASIC。现有技术对于大量多浮点数的传输，运算及结果处理存在以下不足:大量多浮点数的传输需要CPU干预的太多，影响CPU的执行效率；多浮点数的乘减运算多采用软件实现，这就耗费大量的CPU执行时间；多浮点数的乘减运算结果多采用软件指令回读方式，每一次结果就要回读，执行的指令太多。PCI总线是个人电脑中使用最为广泛的接口，具有与处理器和存储器子系统完全并行操作的能力，隐含中央仲裁系统，并采用多路复用方式(地址线和数据线)减少了引脚数，还可以采用DMA传输，传输速度快，最大数据传输速率133MB/S。
技术实现思路
本技术所要解决的技术问题在于克服现有多浮点数乘加运算技术的不足，提供一种设计合理、结构简单、使用方便的多浮点数乘减运算控制器。解决上述技术问题所采用的技术方案是它具有:对整机进行控制的FPGA电路；Flash电路，该与接FPGA电路相连；通信电路，该电路与FPGA电路相连；PCI电路，该电路与FPGA电路相连。本技术的FPGA电路为:集成电路U2A的M5脚、M6脚、NI脚、N2脚、Pl脚、P2脚、M8脚、M7脚、N6脚、N5脚、N3脚、N4脚、P3脚、R8脚、R7脚、P5脚、P6脚、Rl脚、R2脚、Tl 脚、T2 脚、P4 脚、R4 脚、Ul 脚、U2 脚、R5 脚、R6 脚、Vl 脚、V2 脚、T5 脚、T6 脚、T3 脚、U3脚、Wl脚、W2脚、Yl脚、Y2脚、W3脚、W4脚、Y3脚、Y4脚、W5脚、U4脚、V4脚依次接集成电路Ul的131脚?117脚、114脚?110脚、107脚?100脚、98脚?95脚、53脚?60脚、63脚?67脚；集成电路U2B的J2脚、Jl脚、J4脚、J3脚、L7脚、H2脚、Hl脚、J6脚、G2脚、Gl脚、H3脚、F2脚、Fl脚依次接集成电路Ul的143脚、151脚、135脚、154脚、152脚、159脚、146脚、153脚、163脚、158脚、134脚、150脚、149脚，集成电路U2B的C3脚、C4脚接Flash电路；集成电路U2C的Bll脚、All脚、Ell脚、Dll脚、Hll脚、Gll脚接通信电路；集成电路U2E 的 L19 脚、L18 脚、K21 脚、K22 脚、J21 脚、J22 脚、L17 脚、K17 脚、H21 脚、H22 脚、K18 脚、J20 脚、H19 脚、K20 脚、J19 脚?J17 脚、H16 脚、J15 脚、G21 脚、G22脚、F21 脚、F22 脚、H18 脚、H17 脚、E21 脚、E22 脚、D21 脚、D22 脚、G17 脚、G18 脚、G20 脚、E20脚、C21脚、C22脚、C19脚依次接集成电路Ul的68脚、71脚?87脚、94脚、93脚、91脚、92 脚、142 脚、157 脚?155 脚、144 脚、160 脚、139 脚?137 脚、53 脚、136 脚、145 脚、148脚、90脚；集成电路U2I的L6脚、KU^iFlash电路，集成电路U2I的M17脚、N17脚接地，集成电路U2I的Kl脚通过电阻R3接地、N18脚通过电阻R4接3V电源、L4脚通过电阻R5接3V电源、N20脚通过电阻R6接3V电源；集成电路U2J的AAl脚、M3脚、P7脚、T4脚、BI脚、J7脚、L3脚、A2脚、C6脚、Cll脚、ElO 脚、G9 脚、A21 脚、C12 脚、D17 脚、E13 脚、G14 脚、B22 脚、G19 脚、J16 脚、L20 脚、AA22 脚、M20 脚、P16 脚、T19 脚、AB21 脚、T14 脚、V13 脚、W17 脚、Y12 脚、AB2 脚、T9 脚、VlO脚、W6脚、Yll脚接3V电源，集成电路U2J的T15脚、T12脚、R12脚、RlO脚、P14脚?PlO脚、N14 脚、N9 脚、M14 脚、M9 脚、L16 脚、L14 脚、L9 脚、K14 脚、K9 脚、K8 脚、J13 脚?JlO脚、H13脚、H12脚、H8脚、G12脚、G8脚接1.2V电源；集成电路U2K的地端接地；集成电路U2L的电源端接1.2V电源、地端接地；集成电路U2A?集成电路U2C、集成电路U2E、集成电路U2I?集成电路U2L的型号为 EP2C35F484C8。由于本技术采用PCI协议、DMA方式传输，节省运算时间，多浮点数的一切运算采用硬件实现，硬件电路可配置，调试方便。本技术具有电路简单、使用方便可推广使用。【附图说明】图1是本技术的电气原理方框图。图2是图1中PCI电路和FPGA电路的电子线路原理图。图3是图1中FPGA电路和Flash电路以及通信电路的电子线路原理图。【具体实施方式】下面结合附图和实施例对本技术进一步详细说明，但本技术不限于这些实施例。实施例1在图1中，本实施例的多浮点数乘减运算控制器由PCI电路、FPGA电路、Flash电路、通信电路连接构成，PCI电路与FPGA电路相连，Flash电路与FPGA电路相连，通信电路与FPGA电路相连。在图2、图3中，本实施例的PCI电路由集成电路Ul、集成电路U3、电阻Rl、电阻R2、插座Jl连接构成，集成电路Ul的型号为PCI9054、集成电路U3的型号为ST93CS46。集成电路Ul的53脚?60脚、63脚?68脚、71脚?87脚、90脚?98脚、100脚?107脚、110脚?114脚、117脚?131脚、134脚?139脚、142脚?146脚、148脚、150脚?160脚、163脚接FPGA电路，集成电路Ul的51脚?46脚、43脚、42脚、40脚?36脚、34脚?31脚、15脚?8脚、5脚?2脚、175?173脚依次接插座Jl的57脚?26脚，集成电路Ul的41脚、30脚、16脚、6脚依次接插座Jl的24脚?21脚，集成电路Ul的17脚、18脚、21脚、23脚、22脚、25脚、26脚依次接插座Jl的19脚?13脚，集成电路Ul的24脚、29脚、172脚、168脚、167脚、53脚依次接插座Jl的11脚?6脚，集成电路Ul的7脚、171脚、169脚、170脚依次接插座Jl的4脚?I脚，集成电路Ul的164脚接集成电路U3的I脚、165脚接集成电路U3的2脚、166脚接集成电路U3的3脚和4脚，集成电路Ul的电源端接3V电源、地端接地，集成电路U3的5脚接地、8脚接3V电源、6脚通过电阻Rl接3V电源、7脚通过电阻R2接地，插座Jl的25脚、20脚、12脚、5脚接地。本实施例的FPGA电路由集成电路U2A?集成电路U2C、集成电路U2E、集成电路U2I?集成电路U2L、电阻R3?电阻R6连接构成，集成电路U2A?集成电路U2C、集成电路U2E、集成电路U2I?集成电路U2L的型号为EP2C35F484C8。集成电路U2A的M5脚、M6脚、NI 脚、N2 脚、Pl 脚、P2 脚、M8 脚、M7 脚、本文档来自技高网...
【技术保护点】
一种多浮点数乘减运算控制器，其特征在于它具有：对整机进行控制的FPGA电路；Flash电路，该与接FPGA电路相连；通信电路，该电路与FPGA电路相连；PCI电路，该电路与FPGA电路相连。
【技术特征摘要】
【专利技术属性】
技术研发人员：党学立，李增生，王彦军，
申请(专利权)人：榆林学院，
类型：新型
国别省市：陕西;61
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