一种多路SMII信号到一路MII信号的复用系统技术方案

本实用新型专利技术涉及一种多路SMII信号到一路MII信号的复用系统，用以接收多路SMII信号、串并转换以及发送为一路MII信号，包括依次连接的SMII接口、接收处理模块和发送模块，所述的SMII接口和接收处理模块为多路。与现有技术相比，本实用新型专利技术具有功能强大、适用性广、可移植性强等优点。

【技术实现步骤摘要】

本技术涉及通信领域，尤其是涉及一种多路SMII信号到一路MII信号的复用系统。
技术介绍
MII，即媒体独立接口，是IEEE-802.3定义的以太网行业标准，用于Fast EthernetMAC-block与各种类型的PHY连接。它包括一个数据接口，以及一个MAC和PHY之间的管理接口，数据接口包括分别用于发送器和接收器的两条独立信道。每条信道都有自己的数据、时钟和控制信号，管理接口是个双信号接口，一个是时钟信号，另一个是数据信号，通过管理接口，上层能监视和控制PHY。SMII是由思科提出的一种媒体接口，它有比RMII更少的信号线数目，S表示串行的意思。因为它只用一根信号线传送发送数据，一根信号线传输接收数据，所以在时钟上为了满足100的需求，它的时钟频率很高，达到了 125兆，为什么用125兆，是因为数据线里面会传送一些控制信息，SMII —个端口仅用4根信号线完成100信号的传输，比起RMII差不多又少了一倍的信号线。SMII在工业界的支持力度是很高的，同理，所有端口的数据收发都公用同一个外部的125M时钟。现有技术条件下只实现了一路SMII信号到一路MII信号的串并转换，而在SDH等多种应用场合下，需要实现多路SMII信号与MII信号的转换，技术上需要重复多次使用一路SMII信号到一路MII信号的串并转换，从而造成大量资源的浪费。
技术实现思路
本技术的目的就是为了克服上述现有技术存在的缺陷而提供一种功能强大、适用性广、可移植性强的多路SMII信号到一路MII信号的复用系统。本技术的目的可以通过以下技术方案来实现:一种多路SMII信号到一路MII信号的复用系统，用以接收多路SMII信号、串并转换以及发送为一路MII信号，包括依次连接的SMII接口、接收处理模块和发送模块，所述的SMII接口和接收处理模块为多路。所述的接收处理模块包括外部时钟、状态信息存储器、分频器以及依次连接的串并转换器、IP帧缓存器、写控制器、缓冲区和读控制器，所述的外部时钟分别与串并转换器、IP帧缓存器、写控制器、缓冲区和分频器连接；所述的分频器与读控制器连接。所述的缓冲区设有两个，并且每个缓冲区的容量均大于或等于两个IP帧，IP帧的长度随使用的协议变化，IPv4长度为32位，IPv6长度为128位。所述的发送模块包括逻辑发送电路，所述的逻辑发送电路包括计数器、译码器、或门、多路选择器、预置减计数器、第一状态信号存储器和第二状态信号存储器，所述的计数器分别与分频器、译码器、多路选择器、第一状态信号存储器和第二状态信号存储器连接，所述的或门分别与接收处理模块、译码器、预置减计数器、第一状态信号存储器和第二状态信号存储器。所述的计数器的进制与SMII信号接口数一致。与现有技术相比，本技术具有以下优点:一、功能强大，本技术实现了不仅实现了信号的串并转换，并且还实现了多路SMII信号复用到I路MII信号，提升了通信速度。二、适用性广，本技术中复用通道数可自由配置，能够应对多路SMII信号。三、可移植性强，本技术结构简单，适合大部分FPGA开发平台。【附图说明】图1为本技术的系统结构示意图。图2为接收处理模块的结构示意图。其中:1、SMII接口，2、接收处理模块，21、串并转换器，22、IP帧缓存器，23、写控制器，24、缓冲区，25、读控制器，26、状态信息存储器，27、分频器，31、计数器，32、译码器，33、或门，34、多路选择器，35、预置减计数器，36、第一状态信号存储器，37、第二状态信号存储器。【具体实施方式】下面结合附图和具体实施例对本技术进行详细说明。实施例:如图1和图2所示，一种多路SMII信号到一路MII信号的复用系统，用以在FPGA内部接收多路SMII信号、串并转换以及发送为一路MII信号，其特征在于，包括依次连接的SMII接口 1、接收处理模块2和发送模块，SMII接口 I和接收处理模块2为多路。接收处理模块2包括外部时钟、状态信息存储器26、分频器27以及依次连接的串并转换器21、IP帧缓存器22、写控制器23、缓冲区24和读控制器25，外部时钟分别与串并转换器21、IP帧缓存器22、写控制器23、缓冲区24和分频器27连接；分频器27与读控制器25连接，缓冲区24设有两个。发送模块包括逻辑发送电路，逻辑发送电路包括计数器31、译码器32、或门33、多路选择器34、预置减计数器35、第一状态信号存储器36和第二状态信号存储器37，计数器31分别与分频器27、译码器32、多路选择器34、第一状态信号存储器36和第二状态信号存储器37连接，或门33分别与接收处理模块2、译码器32、预置减计数器35、第一状态信号存储器36和第二状态信号存储器37。信号接收部分由多个接收处理模块组成，每个接收处理模块分配两个接收缓冲区，当一个缓冲区因发送数据时被占用时，可用另一个缓冲区接收数据。每个SMII接口收到的数据必须以以太网帧为单位缓存，且每个缓冲区至少能缓存两个IP帧，IP帧的长度随使用的协议变化，IPv4长度为32位，IPv6长度为128位。每个SMII接口上的两个接收缓冲区具有两种控制权限，当缓冲区为空时，受SMII控制，SMII可以把接收的IP数据写入到该缓冲区中；当接收完一个IP帧后，控制权限移交给MII接口 ；信号读取部分由读缓冲区标志来选择读取两个缓冲区的哪一个，通过“缓冲区基地址+地址指针”来确定要读取数据的位置，而地址指针是在读时钟的上升沿自加I ;读取的字节经过二选一复用器转换为半字节；二选一复用器的控制端是MII接口接收时钟的二分频；当“缓冲区基地址+地址指针”与该缓冲区内以太网帧长度相等时，说明该缓冲区内内容读取完，同时读缓冲区标志指向另一个缓冲区，读地址指针清O ;信号发送部分为MII接口获得控制权后才能将缓存好一个完整的以太网帧数据由MII接口发送出去，且每次必须一次性发送完一个IP帧。发送结束后，该缓冲区设为空状态，控制权又切换回SMII接口。MII接口有一个缓冲区管理状态机，循环检查各SMII缓冲区状态，缓冲区为满时，发送缓冲区内容。只要根据SMII和MII接口速率配置SMII通道数量就能满足各通道内数据不会造成数据积压，实现低速SMII信号转换成高速MII信号。以四路SMII信息发送过程为例，在外部资源条件充裕下，可拓展N路SMII信息发送。四进制计数器，计数时钟h为MII接口接收数据时钟，当g信号为高电平时，在时钟信号h为下降沿时计数，输出sl-s2两位的信号。(当多路SMII接口为N路时，对应计数器为N进制计数器，输出信号位数η与N的关系为，2~η彡N且η为最小正整数)。译码器，对计数器的输出信号sl_s2进行译码，译出结果有效电平为高电平(当sl-s2为“00”时，译出结果为“0001”)。(当多路SMII接口为N路时，译码器输入为(I)中的n，译出位数N'彡N)。四或门，四或门的输入为译码器输出结果和对应的四个接收处理模块输出使能信号(el_e4)相与后的信号，只要译码结果与对应的使能逻辑相与后为1，则四或门的输出f为I。计数器从O到4开始计数，计数结果经过译码器，然后与对应使能信号相与，相与结果经过四或门输出f。计数本文档来自技高网...

【技术保护点】
一种多路SMII信号到一路MII信号的复用系统，用以接收多路SMII信号、串并转换以及发送为一路MII信号，其特征在于，包括依次连接的SMII接口(1)、接收处理模块(2)和发送模块，所述的SMII接口(1)和接收处理模块(2)为多路。

【技术特征摘要】

【专利技术属性】
技术研发人员：许小青，廖超，
申请(专利权)人：上海航天有线电厂有限公司，
类型：新型
国别省市：上海;31