一种高速信号的眼图测试装置制造方法及图纸

一种高速信号的眼图测试装置,其包括顺序电性连接的前端采样模块、现场可编程门阵列芯片和液晶显示器，前端采样模块包括ADC驱动电路、ADC采样电路、延时电路，ADC驱动电路的输出端与ADC采样电路相连，且延时电路的输入端与时钟信号，其输出端与ADC采样电路电性相连；现场可编辑门阵列芯片包括数据读取存储器、采样数据处理器和延时控制模块，延时控制模块的输出端与延时电路相连，且该数据读取存储器的输入端与ADC采样电路的输出端相连，并使数据读取存储器的输出端通过采样数据处理器与液晶显示器电性相连。本实用新型专利技术提供了一种结构简单、测量准确的高速信号的眼图测试装置，以解决现有眼图测试装置对高速信号测量准确度不高的缺陷。

【技术实现步骤摘要】
一种高速信号的眼图测试装置
本技术属于通信传输信号的测量
，具体涉及一种高速信号的眼图测试装置。
技术介绍
现代通信传输系统中，信号在传输过程中由于各种原因会导致损伤，很多情况下是由于传输距离远或是接头老化致使信号衰减，从而发生误码。眼图是评估串行数字信号质量的一种非常直观、高效的测量手段。而且随着信号速率的提高，传统示波器的采样率也已无法满足波形重建的需求，使得专用的眼图分析仪器成为信号质量检测的不二之选。 然而，传统的测试方法是测量接口的信号电平，但这种方法无法直观地得出信号是不是还符合标准，另一种方法是用示波器观察信号的眼图，首先是需要携带一台示波器，还要带一个标准的阻抗，测试出眼图后还要读出数据，再与标准数据进行比较，但这种方法操作起来比较繁琐，而且对于高频信号数据无法进行准确的测量，这就使得现有的眼图测试装置在高速信号上的使用受到局限。
技术实现思路
为解决上述技术问题，本技术的目的在于提供一种结构简单、测量准确的高速信号的眼图测试装置，以解决现有眼图测试装置对高速信号测量准确度不高的缺陷。 为实现上述目的，本技术之一种高速信号的眼图测试装置，其包括顺序电性连接的前端采样模块、现场可编程门阵列芯片和液晶显示器，其特征在于:所述的前端采样模块包括输入端与被测信号连接的ADC驱动电路、ADC采样电路、延时电路，所述的ADC驱动电路的输出端与所述的ADC米样电路相连，并所述的延时电路的输入端与时钟信号相连，且其输出端与所述的ADC采样电路电性相连；所述的现场可编辑门阵列芯片包括数据读取存储器、采样数据处理器和延时控制模块，所述的延时控制模块的输出端与所述的延时电路相连，且该数据读取存储器的输入端与所述ADC采样电路的输出端相连，并使所述的数据读取存储器的输出端通过所述的采样数据处理器与所述的液晶显示器电性相连。 在上述方案的基础上优选，所述的现场可编程门阵列芯片还包括一与采样数据处理电路电性相连的通信控制电路，并使得所述的通信控制电路的输出端与一 PC控制机电性相连。 在上述方案的基础上优选，所述的延时电路为高精度延时电路，且其包括延时测试电路、延时锁相输出电路，所述的延时测试电路输出控制总线与延时锁相输出电路连接，时钟信号输入至延时测试电路，生成一系列计数器的计数控制信号输出到延时锁相输出电路；被延时信号或时钟信号输入至延时锁相输出电路，锁相输出电路根据计数控制信号进行延时，输出延时信号。 在上述方案的基础上优选，所述的时钟信号为被测信号所提供的同源时钟信号。 本技术与现有技术相比，其有益效果是:本技术的一种高速信号的眼图测试装置，采用顺序等效采样方案进行采样，通过将被测系统和所提供的同源时钟信号作为采样时钟信号，并配合ADC驱动电路和ADC采样电路实现延时精度高的顺序采样，并在现场可编程门阵列芯片中设置采样数据处理器以实现采样数据的眼图重建，从而确保其对高速率信号眼图的测量准确性。 【附图说明】 图1是本技术的高速信号的眼图测试装置的结构示意图； 图2是本技术的延时电路的结构框图； 图3是本专利技术延时测试电路中时钟信号(CLK)与激励信号(shot)的时序图；图4是本专利技术延时测试电路中激励信号(shot)延迟到I个时钟周期时的时序图。 【具体实施方式】 为详细说明本技术之
技术实现思路
、构造特征、所达成目的及功效，以下兹例举实施例并配合附图详予说明。 请参阅图1所示，并结合图2至图4所示，本技术提供一种高速信号的眼图测试装置，其包括顺序电性连接的前端采样模块、现场可编程门阵列芯片和液晶显示器，其中，前端采样模块包括输入端与被测信号连接的ADC驱动电路、ADC采样电路、延时电路，且该ADC驱动电路的输出端与ADC采样电路相连，并将延时电路的输入端与时钟信号相连，且其输出端与ADC采样电路进行电性连接；现场可编辑门阵列芯片包括数据读取存储器、采样数据处理器和延时控制模块，且该延时控制模块的输出端与延时电路相连，该数据读取存储器的输入端与ADC采样电路的输出端相连，并使数据读取存储器的输出端通过采样数据处理器与液晶显示器电性连接。 工作时，前端采样模块，通过ADC驱动电路将从被检测系统中获取的采样信号进行功率放大后传递至ADC采样电路中，通过ADC采样电路将获取的采样信号进行模数变换，经变换为数字信号的采样信号传输至现场可编辑门阵列芯片的数据读取存储器，经过数据读取存储器将获取的采样信号读出后发送至采样数据处理器；而与此同时，现场可编辑门阵列芯片的延时控制模块通过控制延迟电路的来控制采集不同时间点的采样时钟信号，从而实现顺序等效采样的方式从被测系统中连续不断的获取采样值，并将采样值经过ADC采样电路进行模数转换发送至数据读取存储器后，经过采样数据处理器将其与ADC驱动电路获取的采样信号进行重建波形，并将重建后的眼图发送至液晶显示器中显示。在该过程中，由于通过延时控制器和延时电路采用顺序等效采样的方式来实现采样，并配合ADC采样电路、ADC驱动电路和可编辑门阵列芯片的数据读取存储器实现延时高精度的顺序等效采样，从而不仅可确保其采样的准确性，而且由于延时电路的作用，可对200Mbps速率信号眼图的准确测量。 进一步，作为本案的优选方案，本技术的现场可编程门阵列芯片还包括一与采样数据处理电路电性相连的通信控制电路，并使得通信控制电路的输出端与一 PC控制机电性相连，用户可通过PC控制机实现对被测系统的控制。 为了进一步详细说明本技术的技术方案，请继续参阅图2所示，本技术的延时电路为高精度延时电路，且其包括延时测试电路、延时锁相输出电路，延时测试电路输出控制总线与延时锁相输出电路连接，时钟信号输入至延时测试电路，生成一系列计数器的计数控制信号输出到延时锁相输出电路；被延时信号或时钟信号输入至延时锁相输出电路，锁相输出电路根据计数控制信号进行延时，输出延时信号。 如图3所示，时钟信号(CLK)作为延时测试电路的输入，用延时控制模块得到一个高电平宽度为一个时钟周期T的激励信号，图3是本专利技术延时测试电路中时钟信号(CLK)与激励信号(shot)的时序图，激励信号的间隔有K个时钟周期，K可以由设计者设定。激励信号作为延时锁相模块的输入与延时控制模块相连。 本专利技术简要工作原理如下:当电路刚开始工作时，延时控制模块中的计数器从O开始计数，对激励信号(shot)的延时小于一个时钟周期T，见图3时钟信号(CLK)与激励信号(shot)的时序图，用激励l(shotl)采shot的高电平，所以Ql为高，检测信号(DETECT)为低电平。 随着计数器计数值的增加，shot信号被延迟时间的渐渐增大。当shotl的上升沿被延迟过了 shot的下降沿时，用shotl采shot信号的低电平，所以Ql为低，再经过2个计数后，3个触发器(DFF)302-1至302-3都输出低电平，这也是为了滤除可能的电压毛刺等错误动作。此时检测信号(DETECT)为高电平，图4是本专利技术延时测试电路中激励信号(shot)延迟到I个时钟周期时的时序图，此时延时控制模块记下此时的总计数值counter_al1-Nl，得到计数器计数本文档来自技高网...

【技术保护点】
一种高速信号的眼图测试装置,其包括顺序电性连接的前端采样模块、现场可编程门阵列芯片和液晶显示器，其特征在于:所述的前端采样模块包括输入端与被测信号连接的ADC驱动电路、ADC采样电路、延时电路，所述的ADC驱动电路的输出端与所述的ADC采样电路相连，并所述的延时电路的输入端与时钟信号，且其输出端与所述的ADC采样电路电性相连；所述的现场可编辑门阵列芯片包括数据读取存储器、采样数据处理器和延时控制模块，所述的延时控制模块的输出端与所述的延时电路相连，且该数据读取存储器的输入端与所述ADC采样电路的输出端相连，并使所述的数据读取存储器的输出端通过所述的采样数据处理器与所述的液晶显示器电性连接。

【技术特征摘要】
1.一种高速信号的眼图测试装置，其包括顺序电性连接的前端采样模块、现场可编程门阵列芯片和液晶显示器，其特征在于:所述的前端采样模块包括输入端与被测信号连接的ADC驱动电路、ADC采样电路、延时电路，所述的ADC驱动电路的输出端与所述的ADC采样电路相连，并所述的延时电路的输入端与时钟信号，且其输出端与所述的ADC采样电路电性相连；所述的现场可编辑门阵列芯片包括数据读取存储器、采样数据处理器和延时控制模块，所述的延时控制模块的输出端与所述的延时电路相连，且该数据读取存储器的输入端与所述ADC采样电路的输出端相连，并使所述的数据读取存储器的输出端通过所述的采样数据处理器与所述的液晶显示器电性连接。2.如权利要求1所述的一种高速信号...

【专利技术属性】
技术研发人员：周鹏，
申请(专利权)人：武汉普赛斯电子技术有限公司，
类型：新型
国别省市：湖北;42