混合信号电路制造技术

公开了一种混合信号电路，该电路包括：ADC单元的阵列，被配置为以时间交织方式进行操作，并且每个ADC单元可在一系列时间窗中的每个时间窗内进行操作以将模拟输入值转换成对应的数字输出值，每个转换包括子转换操作的序列，序列的每个相继的子转换操作是通过在前的子转换操作的完成来触发的；以及控制器，其中：至少一个ADC单元可进行操作以用作报告ADC单元，并且针对一个或更多个被监视的所述转换中的每一个，指示子转换操作中的特定的子转换操作在所涉及的时间窗期间是否完成，并且控制器可操作用于考虑至少一个这样的指示并且根据该被考虑的指示或每个被考虑的指示来控制电路。

【技术实现步骤摘要】
混合信号电路
本专利技术涉及混合信号电路，更具体地涉及使用逐次逼近型寄存器(SAR)的ADC(模拟-数字转换器)电路。可认为逐次逼近转换是由子转换操作序列组成的转换处理的一个示例。根据本专利技术的ADC电路可具有特定用途，例如，作为在EP-A1-2211468中所公开的采样电路中在路径的端部处所使用的ADC电路(子ADC单元)。
技术介绍
作为背景，将考虑EP-A1-2211468中公开的采样电路的各方面。图1是可应用本专利技术的模拟-数字电路40的示意图。电路40包括采样器42、作为示例时钟信号发生器的压控振荡器(VCO)44、解复用器46、ADC组48、数字单元50和校准单元52。采样器42被配置为执行四向或四相时间交织，以通过电流导引将输入电流IIN分成四个时间交织样本流A至D。为此，VCO44是可操作用于输出彼此相位相差90°的四个时钟信号例如作为四个升余弦信号的正交VCO。例如，VCO44可以是使得电路40能够具有64GS/s的总采样率的共用16GHz的正交VCO。流A至D中的每一个均包括如图1所示串联连接在一起的解复用器(DEMUX)46和ADC组48。采样器42在电流模式下进行操作，并且相应地，流A至D实际上是源自(并且一起构成)输入电流IIN的电流脉冲的四个时间交织流，每个流均具有为总采样率的四分之一的采样率。继续以总采样率为64GS/s为示例，流A至D中的每一个可具有16GS/s采样率。关注作为示例的流A，n向解复用器46首先对电流脉冲流进行解复用。解复用器46是电流导引解复用器，并且其执行与采样器42相似的功能，将流A分成n个时间交织流，每个时间交织流具有等于总采样率的1/4n的采样率。解复用器46可以单个级或以一系列级来执行1:n解复用。例如，在n＝80的情况下，解复用器46可借助于第一1:8级、之后是第二1:10级来执行1:n解复用。从解复用器46输出的n个流传递到ADC组48中，该ADC组48包含n个ADC子单元，每个ADC子单元可操作用于将其输入脉冲流转换成数字信号，例如，转换成8位数字值。相应地，n个数字流从ADC组48传递到数字单元50。在n＝80的情况下，ADC子单元的转换率会比总采样率慢320(4×80)倍。流B、C和D类似于流A进行操作，相应地，省略重复描述。在n＝80的上述情况下，可认为电路40包括在四个ADC组48之间划分的320个ADC子单元。因而，四组n个数字流输入到数字单元50，该数字单元50对这些流进行复用以产生代表模拟输入信号(电流IIN)的单个数字输出信号。示意性地，产生单个数字输出的该想法可以为真，然而，在实际的实现方式中，可优选地从ADC组并行地输出数字输出信号。校准单元52被连接以从数字单元50接收一个或多个信号，并且基于该信号确定要施加至采样器42、VCO44、解复用器46和ADC组48中的一个或更多个的控制信号。图2是四相(即，多相)电流模式(电流导引)采样器42的示意电路图。虽然在图1中示出了单端输入信号(电流IIN)，但是将理解可以采用差分输入信号，以例如利用共模抗干扰。相应地，在电路40中实际上可以复制采样器42和解复用器46以及ADC组48以支持这样的差分信令(signaling)，例如需要320个差分ADC子单元或640个单端ADC子单元。然而，为了简明，从图1中省略了这样的复制。返回到图2，采样器42被配置为接收这样的差分输入电流信号，这里被建模为幅值随着输入信号变化的电流源IIN。由于差分信令，采样器42实际上具有针对两个差分输入的两个匹配(或对应或互补)部54和56。相应地，在部54中存在第一组输出流IOUTA至IOUTD，以及存在匹配的第二组输出流IOUTBA至IOUTBD，其中，IOUTB是指并且其中IOUTA与IOUTBA成对，IOUTB与IOUTBB成对，等等。关注作为示例的第一部54(因为第二部56与第一部54类似地进行操作)，设置了四个n沟道MOSFET58A至58D(即，每个流或路径有一个)，其中它们的源极端子在共同尾(tail)节点60处连接在一起。上述电流源IIN连接在共同尾节点60与部56的等同的共同尾节点66之间。另一电流源IDC62连接在共同尾节点60与接地供应之间，并且传送恒定DC电流IDC。四个晶体管58A至58D的栅极端子分别由从VCO54提供的四个时钟信号θ0至θ3驱动。如上所述，部56在结构上类似于部54，并因而包括晶体管64A至64D、共同尾节点66和电流源IDC68。晶体管58A至58D和64A至64D可分别称为采样器开关SW1至SW8。再次作为背景并且为了帮助理解本文中稍后所述的ADC组48的操作，现在将说明采样器42的操作。图3在上部曲线图中示出了时钟信号θ0至θ3的示意性波形，并且在下部曲线图中示出了对应的输出电流IOUTA至IOUTD中的三个(未示出电流IOUTC)的示意性波形。时钟信号θ0至θ3是作为四个电压波形从VCO44提供的时间交织升余弦波形。在本案中使用四个时钟信号是由于ADC电路40的四向交织设计，但将理解的是，在另一实施例中，针对输入电流信号的三向或更多向划分(split)，可以使用三个或更多个时间交织时钟信号。时钟信号θ0至θ3彼此相位相差90°，以使得θ0处于0°相位，θ1处于90°相位，θ2处于180°相位，以及θ3处于270°相位。在时钟信号θ0至θ3的控制下采样电路42的效果是：输出电流IOUTA至IOUTD是四个电流脉冲串(或流)，每串中的一系列脉冲具有与时钟信号θ0至θ3之一相同的周期，并且所有四个串的脉冲以时钟信号之一的周期的四分之一(或者以时钟信号之一的采样频率的四倍)一起彼此时间交织为有效的整个脉冲串。为了利于进一步说明，在图4中以粗体突出时钟信号θ0。时钟信号θ0至θ3分别控制采样器42中的晶体管58A至58D的栅极。相应地，按顺序接通且然后关断晶体管58A至58D，以使得随着这些晶体管中的一个关断，下一个按顺序接通，并且使得当完全接通它们中的一个时，基本上关断其他晶体管。由于经由晶体管58A至58D进入节点60的所有电流基本上都必须作为电流ITAIL流出该节点，则在任何时间的电流IOUTA至IOUTD之和必须基本上等于ITAIL＝IDC–IIN。因此，上述栅极控制的效果是：导引电流ITAIL按这些晶体管接通和关断的顺序通过晶体管58A至58D，即，使得随着这些晶体管中的一个关断并因而开始传送ITAIL的较少电流，下一个按顺序接通并因而开始传送ITAIL的较多电流，并且使得当它们中的一个完全接通时，其传送基本上全部ITAIL，因为其他晶体管实际上关断。在图3的下部曲线图中示出了该效果。为了简明，仅示出输出电流IOUTA、IOUTB和IOUTD，然而，所示出的波形图案以相似的方式继续。为了与时钟信号的上部曲线图进行比较，以粗体突出输出电流IOUTA的波形(对应于时钟信号θ0)。为了理解图3中的下部曲线图，在波形θ0上标示三个点70、72和74，以及在波形IOUTA上标示对应的三个点80、82和84。在点70，波形θ0处于其峰值，即处于VDD，并且其他时钟信号θ1至θ3明显在其峰值之下。相应地，晶体管58A完全接通，并且晶体管58B至58D本文档来自技高网...

【技术保护点】
一种混合信号电路，包括：ADC单元的阵列，被配置为以时间交织的方式进行操作，并且每个ADC单元能够在一系列时间窗中的每个时间窗内进行操作以将模拟输入值转换成对应的数字输出值，每个转换包括子转换操作的序列，序列的每个相继的子转换操作是通过在前的子转换操作的完成来触发的；以及控制器，其中：至少一个所述ADC单元能够进行操作以用作报告ADC单元，以及针对一个或更多个被监视的所述转换中的每一个，指示所述子转换操作中的特定的子转换操作在所涉及的时间窗期间是否完成；以及所述控制器能够进行操作以考虑至少一个这样的指示，以及根据该被考虑的指示或每个被考虑的指示控制所述电路。

【技术特征摘要】
2013.09.12 EP 13184044.91.一种混合信号电路，包括：ADC单元的阵列，被配置为以时间交织的方式进行操作，并且每个ADC单元能够在一系列时间窗中的每个时间窗内进行操作以将对应该时间窗的模拟输入值转换成对应的数字输出值，每个转换包括子转换操作的序列，序列的每个相继的子转换操作是通过在前的子转换操作的完成来触发的；以及控制器，其中：至少一个所述ADC单元能够进行操作以用作报告ADC单元，以及针对一个或更多个被监视的所述转换中的每一个，指示所述子转换操作中的特定的子转换操作在所涉及的用于所述转换的时间窗期间是否完成；所述控制器能够进行操作以配置每个子转换操作序列中的哪个子转换操作是所述特定的子转换操作；以及所述控制器能够进行操作以考虑至少一个这样的指示，以及针对均包括子转换操作序列的将来的转换，根据该被考虑的指示或每个被考虑的指示控制所述电路，以使得针对所述将来的转换的将来的这样的指示指示混合信号电路的操作性能已接近或已达到目标性能。2.根据权利要求1所述的混合信号电路，其中，用于所述ADC单元的时间窗彼此同步，以及/或者其中用于各自的ADC单元的所述一系列时间窗是时间交织的。3.根据权利要求1所述的混合信号电路，其中：所述ADC单元中的一些或全部用作报告ADC单元；和/或所述转换中的一些或全部是被监视的转换；和/或所述指示中的一些或全部是被考虑的指示。4.根据权利要求1所述的混合信号电路，其中，所述控制器能够进行操作以可选地通过动态方式配置：哪些ADC单元用作报告ADC单元；和/或哪些转换是被监视的转换；和/或哪些指示是被考虑的指示。5.根据权利要求1所述的混合信号电路，其中：每个序列的最后的或倒数第...

【专利技术属性】
技术研发人员：扬·朱索·德迪克，约翰·詹姆斯·当松，
申请(专利权)人：富士通半导体股份有限公司，
类型：发明
国别省市：日本;JP