一种纠错码译码器制造技术

本发明专利技术公开了一种纠错码译码器，包括：1）、从ImpulseC软件到FPGA硬件的生成流程：ImpulseC设计文件经C预处理后，再进行C语言分析；在C语言分析阶段，编译器确定应用中的硬件和软件进程；接下来进行初始优化流程，在循环展开阶段，编译器将相应的循环转化为等价的并行语句；再经二次优化，最后生成可仿真HDL文件，描述了各种进程、流和在ImpulseC源元件中描述的元件；最终生成FPGA译码器硬件。通过上述方式，本发明专利技术能够用于数字电视解调芯片、高速宽带移动通信系统、压缩图像传输、无线局域网等领域中，进行差错控制，检测并纠正信号传输过程中引入的错误，是保证数据可靠传输的重要组成部分。

【技术实现步骤摘要】

本专利技术涉及现代数字通信系统领域，特别是涉及一种基于硬件/软件协同设计技术的纠错码译码器。 
技术介绍
在现代通信系统的差错控制体系中，除所述LDPC 码之外，常见的纠错码类型还有RS码、Viterbi码、卷积码、TURBO码等。但是RS码、Viterbi码和卷积码的纠错性能较差，且由于电路实现的复杂性限制其应用。 TURBO码和LDPC码的性能指标虽十分接近，但是仍有一定的差距，而且不易于硬件实现，系统复杂度较高，不能适用于所有信道，因此在许多情况下有被LDPC码取代的趋势。 对于LDPC码硬件实现的设计方案，除所述基于Impulse C的硬件/软件协同设计技术外，还可以直接采用传统硬件描述方法，即VHDL语言进行设计，但是FPGA实现时，在设计和工具经验上需要相对高的投入。 此外，所述硬件也可以用DSP处理器实现，但是可配置性差，且不能并行处理，运行速度受DSP芯片时钟频率的限制。 
技术实现思路
本专利技术主要解决的技术问题是提供一种纠错码译码器，能够用于数字电视解调芯片、高速宽带移动通信系统、压缩图像传输、无线局域网等领域中，进行差错控制，检测并纠正信号传输过程中引入的错误，是保证数据可靠传输的重要组成部分。     为解决上述技术问题，本专利技术采用的一个技术方案是：提供一种纠错码译码器，包括： 1）、从Impulse C软件到FPGA硬件的生成流程：Impulse C设计文件经C预处理后，再进行C语言分析；在C语言分析阶段，编译器确定应用中的硬件和软件进程；接下来进行初始优化流程，在循环展开阶段，编译器将相应的循环转化为等价的并行语句；再经二次优化，最后生成可仿真HDL文件，描述了各种进程、流和在Impulse C源元件中描述的元件；最终生成FPGA译码器硬件。2）、译码器的结构：     译码器采用并行迭代译码结构，给每个变量节点分配一个变量节点更新模块（VNU），给每个校验节点分配一个校验节点更新模块（CNU），实现译码器的完全并行结构；信道初始化数据通过输入模块送入变量节点更新模块进行数据处理后，送入随机存储器，数据经过校验节点更新模块，最后再通过另一个数据线送回变量节点更新模块，完成一次迭代；当条件满足或者迭代完成时，通过输出模块输出迭代结果。优选的是，所述变量节点更新模块与校验节点更新模块之间的随机存储器对数据进行缓冲和控制；所述输入模块与输出模块分别控制数据的输入和输出。 本专利技术的有益效果是：本专利技术采用的纠错码为低密度奇偶校验码即LDPC码，其纠错能力极强，错误平底是不存在的，只要构造合理，可以将误码率降到任意低，是目前最逼近香农限的一类纠错码。 从硬件实现角度看，由于LDPC码具有逼近香农限的性能，译码复杂度低，其译码算法本质上是并行算法，可实行并行操作，减少译码时延，非常适合于FPGA的并行计算。本专利技术创建实现了一个面向数据流的LDPC译码硬件算法，既占有较低的资源利用率，其吞吐量也能够满足实际工程的需要，具有良好的工程应用能力。 由于过去割裂了硬件和软件开发工具和方法之间的关系，在面向软件应用中的FPGA比传统处理器和DSP的优势并没有体现出来。本专利技术提出采用最新一代基于Impulse C的硬件/软件协同设计技术(HW/SW Co-Design)，可以加速开发过程。同时建立高度并行的混合硬件/软件应用，以获得译码速率和硬件资源消耗的平衡。 在高斯信道下，实现了地面广播传输标准中不同码率的LDPC码的译码器设计；分别对影响LDPC码性能的因素进行了分析，通过误码性能分析了已有信道编码方案的优缺点，为数字电视性能测试系统提供了理论依据。 附图说明    图1是本专利技术一种纠错码译码器中Impulse C到FPGA硬件的优化生成流程图；     图2是所示一种纠错码译码器中的译码器的结构框图。具体实施方式下面结合附图对本专利技术的较佳实施例进行详细阐述，以使本专利技术的优点和特征能更易于被本领域技术人员理解，从而对本专利技术的保护范围做出更为清楚明确的界定。 请参阅图1和图2，本专利技术实施例包括：     一种纠错码译码器，包括：1）、从Impulse C软件到FPGA硬件的生成流程：Impulse C设计文件经C预处理后，再进行C语言分析；在C语言分析阶段，编译器确定应用中的硬件和软件进程；接下来进行初始优化流程，在循环展开阶段，编译器将相应的循环转化为等价的并行语句；再经二次优化，最后生成可仿真HDL文件，描述了各种进程、流和在Impulse C源元件中描述的元件；最终生成FPGA译码器硬件。3）、译码器的结构： 译码器采用并行迭代译码结构，给每个变量节点分配一个变量节点更新模块（VNU），给每个校验节点分配一个校验节点更新模块（CNU），实现译码器的完全并行结构；信道初始化数据通过输入模块送入变量节点更新模块进行数据处理后，送入随机存储器，数据经过校验节点更新模块，最后再通过另一个数据线送回变量节点更新模块，完成一次迭代；当条件满足或者迭代完成时，通过输出模块输出迭代结果所述变量节点更新模块与校验节点更新模块之间的随机存储器对数据进行缓冲和控制；所述输入模块与输出模块分别控制数据的输入和输出。本专利技术包括以下三个有益效果： 1、所述Impulse C编程，直接从C代码编译成最初的FPGA实现，硬件工程师要参与性能转换的时间会进一步提早至设计阶段，简化FPGA硬件设计过程，系统可以用更高效率的软件设计模式来进行设计。2、对比相同功能的传统硬件描述方法，所述Impulse C库可以有效地利用Streams-C编译器提供的“流式编程”方法，芯片内部并行译码结构采用流水线结构，降低了逻辑单元的使用量，硬件规模相对较小。 3、鉴于中国手机电视标准也采用LDPC码，而手机待机时间普遍较短，现有架构必须为低功耗应用作一定的改进，所述编译码器逻辑单元的使用量较少，硬件规模相对较小，使得功耗得到了降低。 以上所述仅为本专利技术的实施例，并非因此限制本专利技术的专利范围，凡是利用本专利技术说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的
，均同理包括在本专利技术的专利保护范围内。 本文档来自技高网...

【技术保护点】
一种纠错码译码器，其特征在于，包括：1）、从Impulse C软件到FPGA硬件的生成流程：Impulse C设计文件经C预处理后，再进行C语言分析；在C语言分析阶段，编译器确定应用中的硬件和软件进程；接下来进行初始优化流程，在循环展开阶段，编译器将相应的循环转化为等价的并行语句；再经二次优化，最后生成可仿真HDL文件，描述了各种进程、流和在Impulse C源元件中描述的元件；最终生成FPGA译码器硬件；  2）、译码器的结构：  译码器采用并行迭代译码结构，给每个变量节点分配一个变量节点更新模块（VNU），给每个校验节点分配一个校验节点更新模块（CNU），实现译码器的完全并行结构；信道初始化数据通过输入模块送入变量节点更新模块进行数据处理后，送入随机存储器，数据经过校验节点更新模块，最后再通过另一个数据线送回变量节点更新模块，完成一次迭代；当条件满足或者迭代完成时，通过输出模块输出迭代结果。

【技术特征摘要】
1.一种纠错码译码器，其特征在于，包括：
1）、从Impulse C软件到FPGA硬件的生成流程：
Impulse C设计文件经C预处理后，再进行C语言分析；在C语言分析阶段，编译器确定应用中的硬件和软件进程；接下来进行初始优化流程，在循环展开阶段，编译器将相应的循环转化为等价的并行语句；再经二次优化，最后生成可仿真HDL文件，描述了各种进程、流和在Impulse C源元件中描述的元件；最终生成FPGA译码器硬件；
  2）、译码器的结构：
  译码器采用并行迭代译码结构，给每个变量节点分配...

【专利技术属性】
技术研发人员：张培，
申请(专利权)人：苏州市职业大学，
类型：发明
国别省市：江苏;32