—种基于FPGA的S模式二次雷达解码器制造技术

本实用新型专利技术涉及一种基于FPGA的S模式二次雷达解码器，包括功率相位处理电路，其输入端与接收机的三路中频信号输出端相连，其输出端与脉冲处理电路的输入端相连，脉冲处理电路的输出端分别与S模式解码电路、二次雷达常规模式解码电路的输入端相连，S模式解码电路、二次雷达常规模式解码电路的输出端均与点航迹处理器的输入端相连。本实用新型专利技术所有的模块全部在一片可编程门阵列FPGA控制器中完成，充分利用FPGA控制器高速、高性能、并行处理的特点，提高了雷达处理的效率，具有结构紧凑，稳定性高，处理速度快，实现灵活等优点。

【技术实现步骤摘要】
一种基于FPGA的S模式二次雷达解码器
本技术涉及航空交通管制监视雷达
，尤其是一种基于FPGA的S模式 二次雷达解码器。
技术介绍
S模式二次雷达，为航空交通管制（ATC)提供了监视与数据链接能力。常规二次雷 达的航空器识别码（A码）只有4096个可以分配，而S模式飞机通过24位的飞机地址编码 成2S = 1677'7216个代码，有效解决了飞机代码资源短缺的问题。每架飞机都分配唯一的 24位地址，通过点名询问时，飞机应答机将进行地址一致性校验，只有询问地址与应答机 地址相同时才做出应答，以便飞机的应答脉冲不重叠，由此有效降低同步串扰（GARBLE)。 目前S模式二次雷达编码器主要采用FPGA+DSP的方案，FPGA做S模式解码的预 处理，然后需要将数据传入DSP做进一步的处理。FPGA器件在性能、密度和功耗上都有显著 的进步，已广泛应用于各种信号处理领域，使得构造的数字信号处理系统能够保持基于软 件的解决方案的灵活性，与DSP相比成本优势明显。S模式二次雷达编解码器可以完全在 FPGA中完成，无需利用价格昂贵的DSP芯片。
技术实现思路
本技术的目的在于提供一种充分利用FPGA的高速、并行处理、成本低和性能 稳定的特性，无需DSP，且减少了FPGA与DSP之间的收发接口模块的基于FPGA的S模式二 次雷达解码器。 为实现上述目的，本技术采用了以下技术方案：一种基于FPGA的S模式二次 雷达解码器，包括功率相位处理电路，其输入端与接收机的三路中频信号输出端相连，其输 出端与脉冲处理电路的输入端相连，脉冲处理电路的输出端分别与S模式解码电路、二次 雷达常规模式解码电路的输入端相连，S模式解码电路、二次雷达常规模式解码电路的输出 端均与点航迹处理器的输入端相连。 所述功率相位处理电路包括用于分别接收接收机输出的Λ中频、Σ中频、Ω中频 信号的第一、二、三数字下变频，第一、二、三数字下变频的输出端分别与第一、二、三功率相 位产生电路的输入端相连，第一功率相位产生电路的输出端分别与第一反STC补偿电路、 幅相校正电路的第二输入端相连，第二功率相位产生电路的输出端分别与第二反STC补偿 电路、幅相校正电路的第四输入端相连，第三功率相位产生电路的输出端分别与第三反STC 补偿电路、幅相校正电路的第六输入端相连，第一、二、三反STC补偿电路的输出端分别与 幅相校正电路的第一、三、五输入端相连。 所述S模式解码电路包括S模式前导识别电路，其输入端与脉冲处理电路的第一 输出端相连，其输出端与第一副瓣TTC抑制电路的输入端相连，第一副瓣TTC抑制电路的输 出端与解码电路的输入端相连，解码电路的输出端与S模式纠错电路的输入端相连，S模式 纠错电路的输出端与S模式异步抑制电路的输入端相连，S模式异步抑制电路的输出端与S 模式代码装配电路的输入端相连，S模式代码装配电路的输出端与第一原始应答报告生成 电路的输入端相连，第一原始应答报告生成电路的输出端与点航迹处理器的输入端相连。 所述二次雷达常规模式解码电路包括S应答滤波电路，其输入端与脉冲处理电路 的第二输出端相连，其输出端与框架识别电路的输入端相连，框架识别电路的输出端与第 二副瓣TTC抑制电路的输入端相连，第二副瓣TTC抑制电路的输出端与置信度处理电路的 输入端相连，置信度处理电路的输出端与交叠脉冲处理电路的输入端相连，交叠脉冲处理 电路的输出端与幻影抑制电路的输入端相连，幻影抑制电路的输出端与异步抑制电路的输 入端相连，异步抑制电路的输出端与代码装配电路的输入端相连，代码装配电路的输出端 与第二原始应答报告生成电路的输入端相连，第二原始应答报告生成电路的输出端与点航 迹处理器的输入端相连。 所述脉冲处理电路分别与缓存器FIFO、DPRAM内存双向通讯。 所述幅相校正电路的第一输出端分别与鉴相器的第一输入端、脉冲处理电路的 第一输入端相连，幅相校正电路的第二输出端与鉴相器的第二输入端相连，鉴相器的输出 端与脉冲处理电路的第二输入端相连，幅相校正电路的第三输出端分别与第一噪声抑制及 6dB检测电路、RSLS电路的第一输入端、脉冲处理电路的第四输入端相连，幅相校正电路 的第四输出端分别与第二噪声抑制及6dB检测电路、RSLS电路的第二输入端、脉冲处理电 路的第六输入端相连，幅相校正电路的第五输出端分别与第三噪声抑制及6dB检测电路、 RSLS电路的第三输入端、脉冲处理电路的第八输入端相连，第一、二、三噪声抑制及6dB检 测电路的输出端分别与脉冲处理电路的第三、五、九输入端相连，所述RSLS电路的输出端 与脉冲处理电路的第七输入端相连。 由上述技术方案可知，本技术所有的模块全部在一片可编程门阵列FPGA控 制器中完成，充分利用FPGA控制器高速、高性能、并行处理的特点，提高了雷达处理的效 率；由于舍弃了舍去FPGA+DSP的方式，不仅节约成本，而且系统减少了FPGA控制器与DSP 处理器之间收发接口模块，结构更加简单。总之，本技术的S模式解码处理全部在FPGA 控制器中完成，通过可编程逻辑电路即可得以实现，具有结构紧凑，稳定性高，处理速度快， 实现灵活等优点。 【附图说明】 图1为本技术的系统结构框图。 【具体实施方式】 一种基于FPGA的S模式二次雷达解码器，包括功率相位处理电路1，其输入端与接 收机的三路中频信号输出端相连，其输出端与脉冲处理电路2的输入端相连，脉冲处理电 路2的输出端分别与S模式解码电路3、二次雷达常规模式解码电路4的输入端相连，S模 式解码电路3、二次雷达常规模式解码电路4的输出端均与点航迹处理器的输入端相连，如 图1所示，所述脉冲处理电路2分别与缓存器FIFO、DPRAM内存双向通讯。 如图1所示，所述功率相位处理电路1包括用于分别接收接收机输出的Λ中频、Σ 中频、Ω中频信号的第一、二、三数字下变频，第一、二、三数字下变频的输出端分别与第一、 二、三功率相位产生电路的输入端相连，第一功率相位产生电路的输出端分别与第一反STC 补偿电路、幅相校正电路的第二输入端相连，第二功率相位产生电路的输出端分别与第二 反STC补偿电路、幅相校正电路的第四输入端相连，第三功率相位产生电路的输出端分别 与第三反STC补偿电路、幅相校正电路的第六输入端相连，第一、二、三反STC补偿电路的输 出端分别与幅相校正电路的第一、三、五输入端相连。 如图1所示，所述S模式解码电路3包括S模式前导识别电路，其输入端与脉冲处 理电路2的第一输出端相连，其输出端与第一副瓣TTC抑制电路的输入端相连，第一副瓣 TTC抑制电路的输出端与解码电路的输入端相连，解码电路的输出端与S模式纠错电路的 输入端相连，S模式纠错电路的输出端与S模式异步抑制电路的输入端相连，S模式异步抑 制电路的输出端与S模式代码装配电路的输入端相连，S模式代码装配电路的输出端与第 一原始应答报告生成电路的输入端相连，第一原始应答报告生成电路的输出端与点航迹处 理器的输入端相连。 如图1所示，所述二次雷达常规模式解码电路4包括S应答滤波电路，其输入端 与脉冲处理电路2的第二输出端相连，其本文档来自技高网...

【技术保护点】
一种基于FPGA的S模式二次雷达解码器，其特征在于：包括功率相位处理电路（1），其输入端与接收机的三路中频信号输出端相连，其输出端与脉冲处理电路（2）的输入端相连，脉冲处理电路（2）的输出端分别与S模式解码电路（3）、二次雷达常规模式解码电路（4）的输入端相连，S模式解码电路（3）、二次雷达常规模式解码电路（4）的输出端均与点航迹处理器的输入端相连。

【技术特征摘要】
1. 一种基于FPGA的S模式二次雷达解码器，其特征在于：包括功率相位处理电路（1)， 其输入端与接收机的三路中频信号输出端相连，其输出端与脉冲处理电路（2)的输入端相 连，脉冲处理电路（2)的输出端分别与S模式解码电路（3)、二次雷达常规模式解码电路（4) 的输入端相连，S模式解码电路（3)、二次雷达常规模式解码电路（4)的输出端均与点航迹 处理器的输入端相连。2. 根据权利要求1所述的基于FPGA的S模式二次雷达解码器，其特征在于：所述功 率相位处理电路（1)包括用于分别接收接收机输出的A中频、E中频、Q中频信号的第一、 二、三数字下变频，第一、二、三数字下变频的输出端分别与第一、二、三功率相位产生电路 的输入端相连，第一功率相位产生电路的输出端分别与第一反STC补偿电路、幅相校正电 路的第二输入端相连，第二功率相位产生电路的输出端分别与第二反STC补偿电路、幅相 校正电路的第四输入端相连，第三功率相位产生电路的输出端分别与第三反STC补偿电 路、幅相校正电路的第六输入端相连，第一、二、三反STC补偿电路的输出端分别与幅相校 正电路的第一、三、五输入端相连。3. 根据权利要求1所述的基于FPGA的S模式二次雷达解码器，其特征在于：所述S模 式解码电路（3)包括S模式前导识别电路，其输入端与脉冲处理电路（2)的第一输出端相 连，其输出端与第一副瓣TTC抑制电路的输入端相连，第一副瓣TTC抑制电路的输出端与解 码电路的输入端相连，解码电路的输出端与S模式纠错电路的输入端相连，S模式纠错电路 的输出端与S模式异步抑制电路的输入端相连，S模式异步抑制电路的输出端与S模式代 码装配电路的输入端相连，S模式代码装配电路的输出端与第一原始应答报告生成电路的 输入端相连，第一原始应答报告生成电路的输出端与点航迹处理器的输入端相连。4. 根据权利要求1所述的基于FPG...

【专利技术属性】
技术研发人员：李朋，徐瑾，王为，
申请(专利权)人：安徽四创电子股份有限公司，
类型：新型
国别省市：安徽;34