主机端外围接口电路制造技术

本发明专利技术公开一种供应外围设备操作时钟信号的主机端外围接口电路，所述主机端外围接口电路包括：一总线时钟信号发生器、以及一数据寄存器。该总线时钟信号发生器是基于一主机端时钟信号输出一总线时钟信号交由一总线供应一外围设备作该外围设备输出数据的依据。基于该主机端时钟信号所读取的来自于该外围设备的数据则是由该数据寄存器暂存。该总线时钟信号发生器依据该主机端时钟信号与基于该主机端时钟信号所读取的来自于该外围设备的该数据的不同步相位调整该总线时钟信号，使该数据寄存器所暂存的数据准确。

【技术实现步骤摘要】
主机端外围接口电路
本专利技术涉及主机与外围设备通讯接口
，尤其涉及一种主机端外围接口电路。
技术介绍
信号同步为主机与外围设备通讯的一项重要课题。 一种传统技术是基于一源头时钟信号(通常由主板上一振荡器提供)分两条独立路径产生一主机端时钟信号以及一总线时钟信号,个别操作主机以及经由该总线耦接至该主机的外围设备。如此技术在总线时钟信号的产生路径中需要增加额外的锁相回路PLL，且需复杂的时钟信号路径分析才能提供适当的主机端时钟信号以及总线时钟信号使主机与外围设备经由该总线正确通讯。
技术实现思路
本案是由主机端供应时钟信号给一外围设备。 根据本专利技术一种实施方式所实现的一主机端外围接口电路包括一总线时钟信号发生器以及一数据寄存器。该总线时钟信号发生器是基于一主机端时钟信号输出一总线时钟信号交由一总线供应一外围设备作该外围设备输出数据的依据。基于该主机端时钟信号所读取的来自于该外围设备的数据则是由该数据寄存器暂存。该总线时钟信号发生器依据该主机端时钟信号与基于该主机端时钟信号所读取的来自于该外围设备的该数据的不同步相位调整该总线时钟信号，使该数据寄存器所暂存的数据准确。 下文特举实施例，并配合所附图示，详细说明本
技术实现思路
。 【附图说明】 图1图解根据本专利技术一种实施方式所实现的一主机端外围接口电路100、以及具有该主机端外围接口电路100的一主机102 ； 图2A、图2B为信号波形图，说明本专利技术两种实施方式的实施状况； 图3A图解一种生成主机端时钟信号HostCLK以及总线时钟信号BusCLK(h)的技术； 图3B图解图3A信号的波形图； 图4图解另一种生成主机端时钟信号HostCLK以及总线时钟信号BusCLK(h)的技术，其中运用锁相回路(phase-locked loop)； 图5图解另一种生成总线时钟信号BusCLK(h)的技术，其中运用延迟链(delaychain)； 图6图解根据本专利技术一种实施方式所实现的一主板600。 附图标记: 100:主机端外围接口电路； 102:主机； 104:总线时钟信号发生器； 106:数据寄存器； 108:总线； 110:外围设备； 302、402:多工器； 600:电子系统； 602:相位移控制信号设定模块； BusCLK (d)、BusCLK (h):总线时钟信号； CP:D型正反器接收端； Data [N: O]:数据； Delay_Chain:延迟链； DFF_1、DFF_2:D 型正反器； Early_CLK(0)...Early_CLK(3):不同相位移的相位移信号； HostCLK:主机端时钟信号； Invl、Inv2:反相器； Mux 1、Mux2:多工器； PIN_CLK:时钟信号管脚； PIN_Data:数据管脚； PLL:锁相回路； Sel、Sell、Sel2:相位移控制信号； SourceCLK:源头时钟信号； TX/RX:收发模组； Q:D型正反器输出端。 【具体实施方式】 以下叙述列举本专利技术的多种实施例。以下叙述介绍本专利技术的基本概念，且并非意图限制本
技术实现思路
。实际专利技术范围应依照申请专利范围来界定。 图1图解根据本专利技术一种实施方式所实现的一主机端外围接口电路100、以及具有该主机端外围接口电路100的主机102。主机102例如为一芯片组。 主机102除了包括该主机端外围接口电路100，还具有一时钟信号管脚PIN_CLK、以及一数据管脚PIN_Data。 主机端外围接口电路100包括一总线时钟信号发生器104以及一数据寄存器106。该总线时钟信号发生器104是基于一主机端时钟信号HostCLK输出一总线时钟信号BusCLK(h)，经该主机102的时钟信号管脚PIN_CLK交由一总线108供应一外围设备110作该外围设备110输出数据Data[N:0]的依据。数据寄存器106接收基于主机端时钟信号HostCLK读取的来自于外围设备110的数据Data[N:0]。在一实施例中，总线时钟信号BusCLK(h)经主机102内走线、总线108以及外围设备110内走线后，其相位可能略有延迟，标号成BusCLK(d)。外围设备110是基于该总线时钟信号BusCLK(d)输出数据Data[N:0]，经该数据管脚PIN_Data由主机102接收，继而传递至该主机端外围接口电路100的收发模组TX/RX。收发模组TX/RX是基于该主机端时钟信号HostCLK读取来自于该外围设备110的数据Data[N:0]，并将其暂存至该数据寄存器106。外围设备110从接收到总线时钟信号BusCLK (d)直至输出数据Data [N: O]需要一段延迟；以总线108为一 LPC总线为例，在LPC总线规范中规定，从LPC外围设备看到总线时钟信号BusCLK (d)的第一个上升沿直到LPC外围设备输出稳定数据的时延为一输出有效时间(output valid time)最多达12ns。此外，数据Data [N:0]从外围设备110发出经由总线传递至收发模组TX/RX的数据寄存器106的路径上，相位也有延迟。本专利技术的该总线时钟信号发生器104依据该主机端时钟信号HostCLK与基于主机端时钟信号HostCLK所读取的来自于该外围设备110的数据Data[N:0]的不同步相位调整所产生的总线时钟信号BusCLK(h)，使该数据寄存器106所暂存的数据准确。如前所述，主机端时钟信号HostCLK与数据Data [N: O]的不同步相位有下列几种因素所致:总线时钟信号BusCLK(h)从该总线时钟信号发生器104发出经由该总线108传递至外围设备110的延迟(在一实施例中该延迟包括了总线时钟信号BusCLK(h)在主机102内走线及外围设备110内走线的延迟)、外围设备110从接收到总线时钟信号BusCLK(d)至输出数据Data[N:0]的延迟以及数据Data[N:0]经由总线传递至数据寄存器106的延迟。 在一实施例中，总线时钟信号发生器104调整总线时钟信号BusCLK (h)，使得数据寄存器106于主机端时钟信号HostCLK的一个周期(I个T)内接收到基于主机端时钟信号HostCLK所读取的来自于外围设备110的数据Data[N:0]。在诸如总线108为低管脚数(Low Pin Count, LPC)总线、串行外设接口(SPI)总线、快闪存储(如SM、SD)总线等总线时钟信号较低且总线上传递的是数字信号的总线规范中，会要求数据寄存器106尽量于主机端时钟信号HostCLK触发后的一个周期内能够接收到数据Data[N:0]，以减少延迟，提高吞吐量。 在一种实施方式中，该总线时钟信号发生器104是使该总线时钟信号BusCLK(h)领先该主机端时钟信号HostCLK。在另一种实施方式中，相位移控制信号Sel用以决定该总线时钟信号BusCLK (h)领先该主机端时钟信号HostCLK的量，可选择不领先、或自多种领先相位量中择一设定。 图2A为波形图，其中是根据本专利技术一种实施方式使总线时钟信号BusCLK(h)领先主机端时钟信号HostCLK四本文档来自技高网...

【技术保护点】
一种主机端外围接口电路，其特征在于，包括：一总线时钟信号发生器，基于一主机端时钟信号输出一总线时钟信号交由一总线供应一外围设备作该外围设备输出数据的依据；以及一数据寄存器，接收基于该主机端时钟信号所读取的来自于该外围设备的该数据；其中，该总线时钟信号发生器依据该主机端时钟信号与基于该主机端时钟信号所读取的来自于该外围设备的该数据的不同步相位调整该总线时钟信号，使该数据寄存器所暂存的数据准确。

【技术特征摘要】
1.一种主机端外围接口电路，其特征在于，包括: 一总线时钟信号发生器，基于一主机端时钟信号输出一总线时钟信号交由一总线供应一外围设备作该外围设备输出数据的依据；以及 一数据寄存器，接收基于该主机端时钟信号所读取的来自于该外围设备的该数据；其中，该总线时钟信号发生器依据该主机端时钟信号与基于该主机端时钟信号所读取的来自于该外围设备的该数据的不同步相位调整该总线时钟信号，使该数据寄存器所暂存的数据准确。2.根据权利要求1所述的主机端外围接口电路，其特征在于，其中该总线时钟信号发生器调整该总线时钟信号，使得该数据寄存器于该主机端时钟信号的一个周期内接收到基于该主机端时钟信号所读取的来自于该外围设备的该数据。3.根据权利要求1所述的主机端外围接口电路，其特征在于，其中该总线时钟信号发生器是使该总线时钟信号领先该主机端时钟信号。4.根据权利要求1所述的主机端外围接口电路，其特征在于，其中所述不同步相位由该总线时钟信号从该总线时钟信号发生器经由该总线传递至该外围设备的延迟决定。5.根据权利要求1所述的主机端外围接口电路，其特征在于，其中所述不同步相位由该外围设备从接收到该总线时钟信号至输出该数据的延迟，以及该数据经由总线传递至该数据寄存器的延迟决定。6.根据权利要求1所述的主机端外围接口电路，其特征在于，其中该总线时钟信号发生器从该主机端时钟信号及根据该主机端时钟信号所产生的复数个相位移时钟信号中择一输出作该总线时钟信号，其中所述复数个相位移时钟信号是领先该主机端时钟信号k/N周期，k为变量，数值为I至(N-1)。7.根据权利要求6所述的主机端外围接口电路，其特征在于，其中N= 2η，η为自然数。8.根据权利要求1所述的主机端外围接口电路，其特征在于，其中还包括: 一第一 D型正反器，接收一源头时钟信号，并将该源头时钟信号除频形成该主机端时钟信号。9.根据权利要求...

【专利技术属性】
技术研发人员：惠志强，钟凌燕，董云星，
申请(专利权)人：上海兆芯集成电路有限公司，
类型：发明
国别省市：上海;31