一种数字存储与转发式干扰系统技术方案

本发明专利技术提供一种数字存储与转发式干扰系统，属于电子通信领域。本发明专利技术可以对辐射源进行侦查、欺骗和干扰，其中欺骗时可以完成在距离、速度和高度上的欺骗。本发明专利技术包含7个外部SMA接口，通过外部提供的雷达波包络进行主瓣判断，可编程门整列器件可自动对齐外部输入的中频雷达波采样数据位并对数据进行处理，控制数字频率合成器与外部功放，实现对辐射源的侦查、欺骗与干扰。

【技术实现步骤摘要】
一种数字存储与转发式干扰系统
本专利技术属于电子通信领域，具体涉及一种数字存储与转发式干扰系统。
技术介绍
信号延迟技术在通信领域中被广泛应用，如通信交换设备、雷达欺骗设备等，常常利用该技术来实现目标。在通信仪器中，许多设备需要使用延迟技术；比如示波器，在很多观察复杂信号波形的应用场合中，往往需要显示一个波形的一小部分，并让它占据整个屏幕，在观察研究全部电视信号某一选定波形时，使用标准时基通过正常触发的方法是无能为力的，所以一般都采用双时基的结构，这就需要引入延迟技术来延迟第二个时基。民用上实现信号延迟的一般方法是使用延迟线，通过信号在延迟线上传播来得到延迟；上述方法的缺点是延迟线体积庞大，延迟不可控，对于精密仪器来说这样的延迟不够精确。在雷达领域，如搜索警戒雷达，该雷达能够在尽可能大的范围内，尽可能早地发现及监视目标，保证对方目标在临近防区之前有充分的时间做好迎敌准备。而延迟技术可以用来对搜索警戒雷达进行欺骗。使用该技术，一方面可以对敌方雷达进行欺骗，达到战略效果；另一方面可以对自己雷达进行欺骗，适合在演习、训练等不可能使用真飞机来作为目标的情况下使用，达到演习教学效果。介于以上这些情况，国内对延迟技术，尤其是数字存储与转发技术的需求越来越高，存储与转发技术已成为对雷达距离欺骗、航迹欺骗、高度欺骗的重要手段。对存储转发系统的设计国内有部分研究及专利，如周续力(对搜索警戒雷达的距离欺骗和航迹欺骗研究[D].中北大学,2008:27.)提出了对雷达距离和航迹欺骗方案，即距离欺骗是通过对收到的雷达照射信号进行时延调制和放大实现；田晓威(一种具有实时存储转发功能的存储器，中国技术专利,201220069420.1[P].2012-09-05.)提出了一种具有实时存储转发功能的存储器，主要包含存储器、数据接口模块、数据存储模块、状态控制模块和实时输出模块。上述文献所提及的传统的存储转发系统以及雷达欺骗效果是建立在距离欺骗和速度欺骗基础上，系统功能比较单一，欺骗功能比较简单，由于使用外部存储器，系统最低延迟比较大，欺骗检验方法基本上都是通过建模来进行仿真，在实际应用中，存储转发系统的输入输出链路往往会出现时序不同步、数据位不对齐等问题，造成输出数据不可纠正的错误，单一通过仿真来验证欺骗效果往往和实际有所出入，从而造成系统设计的缺陷。
技术实现思路
本专利技术提供了一种数字存储与转发式干扰系统，该系统可以集信号侦查、欺骗、干扰于一体，实现雷达在开启防干扰模式下进行距离、速度、高度的欺骗；本专利技术实现简单，工作稳定，输入带宽宽。本专利技术具体采用如下技术方案：一种数字存储与转发式干扰系统，其结构如图2和图3所示，包括数模转换输出口1、多普勒倍频基准输出口2、频综输入口3、基准频率输入口4、外部雷达波包络输入口5、饱和功率中频雷达波输入口6、低功率中频雷达波输入口7、接插件8、第一模数转换器16、FPGA模块17、数字频率合成器18、数模转换器19、时钟芯片20、存储器21、单片机22、第二模数转换器23及DLVA模数转换器25；所述饱和功率中频雷达波输入口6与第一模数转换器16连接，所述低功率中频雷达波输入口7与第二模数转换器23连接，所述第一模数转换器16和第二模数转换器23分别与FPGA模块17连接；所述外部雷达波包络输入口5连接有DLVA模数转换器25，DLVA模数转换器25的输出端通过CMOS电平转换器件与FPGA模块17连接；所述单片机22分别与FPGA模块17、时钟芯片20、第二模数转换器23连接，所述单片机22通过RS422接口与所述接插件8连接；所述FPGA模块17通过SPI接口与数字频率合成器18相连，用于控制数字频率合成器18实时产生多普勒倍频基准；所述FPGA模块17的通用输出接口与接插件8连接以输出外部功率控制信号；所述数模转换器19与FPGA模块17通过LVDS信号通信，可进一步在数模转换器19输出端通过锁延迟环(DLL)与FPGA模块17连接以确保FPGA模块17与数模转换器19的数据时钟节拍对齐；所述频综输入口3与时钟芯片20连接，所述基准频率输入口4与数字频率合成器18连接，所述数字频率合成器18的输出端与多普勒倍频基准输出口2连接，所述数模转换器19的输出端与数模转换输出口1连接；所述时钟芯片20分别向第一模数转换器16、数模转换器19、第二模数转换器23及DLVA模数转换器25提供时钟节拍；整个系统电源由母板通过接插件8提供；存储器21与FPGA模块17连接。所述第二数模转换器23对输入至低频率中频雷达波输入口7的雷达波进行采样，采样后的信号通过低压差分信号模式(LVDS)输入至FPGA模块17形成雷达欺骗波；所述第一模数转换器16对饱和功率中频雷达波输入口6的雷达波进行采样，采样后的信号通过LVDS输入至FPGA模块17并作为对雷达波的侦查信息存储在存储器21中，达到侦查目的；进一步的，将所存储信息经由预留网口导入到上位机中进行分析，得到辐射源特征；所述DLVA模数转换器25对外部雷达波包络输入口5的信号进行采样，采样后的信号经由CMOS电平转换器件输入至FPGA模块17作为判断雷达波主瓣依据，由此可只对关键波形进行存储，压缩存储量，而不必像现有技术中需增加外部存储器；以DLVA模数转换器25输入的信号为依据，FPGA模块17调整不同程区雷达波脉冲幅度，实现目标高度欺骗目的；整个系统开始工作时，单片机22配置第二模数转换器23进入测试模式，此时第二模数转换器23的四个通道发出特定的测试图样，同时FPGA模块17的内部数据转换单元14接收第二模数转换器23传输的采样点，若所述采样点与上述测试图样不同，则FPAG模块17通过调节其内部的数据转换单元14中的串并转换器的行数据移位控制引脚来上下滑动并行数据，同时检测滑动后的数据是否与测试图样对齐；一旦检测到对齐，FPGA模块17将固定行数据移位控制引脚，同时产生通知信号触发单片机配置第二模数转换器23进入正常工作模式；FPGA模块17的结构如图4所示：1)在欺骗模式中，其内部的数据转换单元14收到第二模数转换器23的采样数据后，将所采集数据按照节拍频率传递给多路复用选择器9，多路复用选择器9按照节拍频率将数据传递给入口FIFO单元10，入口FIFO单元10一旦收到由门限判定单元26传输的DLVA信号，就开始放行多路复用选择器9传来的数据并按照时钟节拍传递给主存储FIFO单元11，同时改变主存储FIFO单元11输出信号的empty状态；出口FIFO单元12检测到empty信号的状态由1变为0后启其动内部计时器开始计时，一旦计时达到与FPGA模块17相连的单片机22所配置的延迟参数后，出口FIFO单元12开始按照时钟节拍读取主存储FIFO单元11中的数据并将数据传递给数据转换单元15进行并串转换，最后数据传输到多路复用选择器13输出给数模转换器19并输出欺骗信号；在实现距离欺骗的基础上，欺骗单元27通过SPI接口28实时控制外部数字频率合成器18的输出频率，达到在载波上叠加多普勒频率的目的，实现速度欺骗功能；增益控制单元24收到欺骗单元27的控制信号后，分析经由DLVA模数转换器25输入的数据，估算此时输入信号的功率大小并产生功率控制信号本文档来自技高网...

【技术保护点】
一种数字存储与转发式干扰系统，包括数模转换输出口(1)、低功率中频雷达波输入口(7)、接插件(8)、第一模数转换器(16)、FPGA模块(17)、数字频率合成器(18)、数模转换器(19)、时钟芯片(20)、存储器(21)、单片机(22)及第二模数转换器(23)，其特征在于，还包括多普勒倍频基准输出口(2)、频综输入口(3)、基准频率输入口(4)、外部雷达波包络输入口(5)、饱和功率中频雷达波输入口(6)及DLVA模数转换器(25)；所述饱和功率中频雷达波输入口(6)与第一模数转换器(16)连接，所述低功率中频雷达波输入口(7)与第二模数转换器(23)连接，所述第一模数转换器(16)和第二模数转换器(23)分别与PFGA模块(17)连接；所述外部雷达波包络输入口(5)与DLVA模数转换器(25)连接，DLVA模数转换器(25)的输出端通过CMOS电平转换器件与FPGA模块(17)连接；所述单片机(22)分别与FPGA模块(17)、时钟芯片(20)、第二模数转换器(23)连接，所述单片机(22)通过RS422接口与所述接插件(8)连接；所述FPGA模块(17)通过SPI接口与数字频率合成器(18)连接，用于控制数字频率合成器(18)实时产生多普勒倍频基准；所述FPGA模块(17)的通用输出接口与接插件(8)连接用于输出外部功率控制信号；所述数模转换器(19)与FPGA模块(17)通过LVDS信号通信，所述频综输入口(3)与时钟芯片(20)连接，所述基准频率输入口(4)与数字频率合成器(18)连接，所述数字频率合成器(18)的输出端与多普勒倍频基准输出口(2)连接，所述数模转换器(19)的输出端与数模转换输出口(1)连接；所述时钟芯片(20)分别向第一模数转换器(16)、数模转换器(19)、第二模数转换器(23)及DLVA模数转换器(25)提供时钟节拍；整个系统电源由母板通过接插件(8)提供；存储器(21)与FPGA模块(17)连接。...

【技术特征摘要】
1.一种数字存储与转发式干扰系统，包括数模转换输出口(1)、低功率中频雷达波输入口(7)、接插件(8)、第一模数转换器(16)、FPGA模块(17)、数字频率合成器(18)、数模转换器(19)、时钟芯片(20)、存储器(21)、单片机(22)及第二模数转换器(23)，其特征在于，还包括多普勒倍频基准输出口(2)、频综输入口(3)、基准频率输入口(4)、外部雷达波包络输入口(5)、饱和功率中频雷达波输入口(6)及DLVA模数转换器(25)；所述饱和功率中频雷达波输入口(6)与第一模数转换器(16)连接，所述低功率中频雷达波输入口(7)与第二模数转换器(23)连接，所述第一模数转换器(16)和第二模数转换器(23)分别与FPGA模块(17)连接；所述外部雷达波包络输入口(5)与DLVA模数转换器(25)连接，DLVA模数转换器(25)的输出端通过CMOS电平转换器件与FPGA模块(17)连接；所述单片机(22)分别与FPGA模块(17)、时钟芯片(20)、第二模数转换器(23)连接，所述单片机(22)通过RS422接口与所述接插件(8)连接；所述FPGA模块(17)通过SPI接口与数字频率合成器(18)连接，用于控制数字频率合成器(18)实时产生多普勒倍频基准；所述FPGA模块(17)的通用输出接口与接插件(8)连接用于输出外部功率控制信号；所述数模转换器(19)与FPGA模块(17)通过LVDS信号通信，所述频综输入口(3)与时钟芯片(20)连接，所述基准频率输入口(4)与数字频率合成器(18)连接，所述数字频率合成器(18)的输出端与多普勒倍频基准输出口(2)连接，所述数模转换器(19)的输出端与数模转换输出口(1)连接；所述时钟芯片(20)分别向第一模数转换器(16)、数模转换器(19)、第二模数转换器(23)及DLVA模数转换器(25)提供时钟节拍；整个系统电源由母板通过接插件(8)提供；存储器(21)与FPGA模块(17)连接。2.根据权利要求1所述的数字存储与转发式干扰系统，其特征在于，所述数模转换器(19)输出端通过锁延迟环(DLL)与FPGA模块(17)连接以确保FPGA模块(17)与数模转换器(19)的数据时钟节拍对齐。3.根据权利要求1所述的数字存储与转发式干扰系统，其特征在于，所述FPGA模块(17)包括第一数据转换单元(14)、第二数据转换单元(15)和第三数据转换单元、第一多路复用器(9)和第二多路复用器(13)、入口FIFO单元(10)、门限判定单元(26)、主存储FIFO单元(11)、出口FIFO单元(12)、欺骗单元(27)、SPI接口(28)以及隔离FIFO单元(29)，所述FPGA模块(17)分别工作于侦查模式和欺骗模式的具体过程如下：A.侦查模式：第一多路复用器(9)放行与第一模数转换器(16)连接的第三数据转换单元的数据，并将转换后的数据存储至存储器(21)中，同时屏蔽与外部第二模数转换器(23)相连的第一数据转换单元(14)的数据；B.欺骗模式：第一数据转换单元(14)将外部的第二模数转换器(23)的采样数据传输给第一多路复用器(9)，第一多路复用器(9)放行与第二模数转换器(23)相连的第一数据转换单元(14)的数...

【专利技术属性】
技术研发人员：李桓，赵峰，陈斐，唐建华，李玉柏，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51