一种基于SOPC的BOOT启动与FPGA配置方法及装置制造方法及图纸

本发明专利技术适用于数据传输技术领域，提供了一种基于SOPC的BOOT启动与FPGA配置方法及装置，所示装置包括：主控单元，存储控制单元，第一存储单元，配置单元，数据校错单元和总线控制单元。本发明专利技术通过将第一存储单元集成在SOPC内部，减少了整机产品的体积和重量，且在主控单元控制存储控制单元从第一存储单元中读取BOOT启动数据以及FPGA配置数据时，能减少读取数据的时延，有助于降低系统功耗以及改善信号完善性，提升了产品的可靠性；第一存储单元的接口模式和数据读写速率可根据应用场景进行多样化配置，灵活性和适应性强。

【技术实现步骤摘要】

本专利技术属于数据通信
，尤其涉及一种基于SOPC芯片的BOOT启动与FPGA配置方法及装置。
技术介绍
SOPC(System On a Programmable Chip，可编程片上系统)，是用可编程逻辑技术把整个系统放到一片硅片上，以用于嵌入式系统的研究和数据信息处理。SOPC是PLD(Programmable Logic Device，可编程逻辑器件)和ASIC(Application Specific Integrated Circuit，专用集成电路)技术融合的结果，是一种软硬件协同设计技术。由于SOPC集成了处理器核和可编程逻辑，基于应用要求包括了众多的硬核/软核，其BOOT启动和FPGA(Field Programmable Gate Array，现场可编程门阵列)配置比较复杂。现有技术采用片外方式实现基于SOPC的BOOT启动与FPGA配置，例如采用片外闪存(Flash)的方式实现基于SOPC的BOOT启动与FPGA配置。但是，现有的基于SOPC的BOOT启动与FPGA配置的方式时延较大，且额外消耗大量PCB(Printed Circuit Board，印制电路板)面积，造成产品体积和重量的增加，功耗较高，信号完整性(信号通过传输路径后得到的信号质量)较差。
技术实现思路
本专利技术实施例的目的在于提供一种基于SOPC的BOOT启动与FPGA配置方法，以解决现有的基于SOPC的BOOT启动与FPGA配置的方式时延较大，且额外消耗大量PCB面积，造成产品体积和重量的增加，功耗较高，信号完整性较差的问题。本专利技术实施例是这样实现的，一种基于SOPC的BOOT启动与FPGA配置方法，包括：可编程片上系统SOPC上电后，主控单元根据外部接口配置第一存储单元的接口模式和读数据频率，所述第一存储单元集成在所述SOPC内部；所述主控单元控制存储控制单元以所述外部接口配置的接口模式和读数据频率从所述第一存储单元中读取BOOT启动数据至内部存储单元中；所述内部存储单元根据所述BOOT启动数据完成BOOT启动；嵌入式CPU将现场可编程门阵列FPGA配置数据在所述第一存储单元中的存放位置和地址发送至所述主控单元；所述嵌入式CPU通过寄存器配置指定数据读写模式；所述主控单元控制所述存储控制单元根据所述存放位置和地址以及所述指定数据读写模式从所述第一存储单元读取FPGA配置数据，并根据所述指定数据读写模式将所述FPGA配置数据写至配置单元中，以完成SOPC内嵌FPGA的配置。本专利技术实施例的另一目的在于提供一种基于SOPC的BOOT启动与FPGA配置装置，所述装置包括：主控单元，存储控制单元，第一存储单元和配置单元；所述第一存储单元集成在所述SOPC内部；所述主控单元，用于在可编程片上系统SOPC上电后，根据外部接口配置第一存储单元的接口模式和读数据频率；控制所述存储控制单元以所述外部接口配置的接口模式和读数据频率从所述第一存储单元中读取BOOT启动数据至内部存储单元中，以使内部存储单元根据所述BOOT启动数据完成BOOT启动；接收嵌入式CPU发送的现场可编程门阵列FPGA配置数据在所述第一存储单元中的存放位置和地址，控制所述存储控制单元根据所述存放位置和地址以及指定数据读写模式从所述第一存储单元读取FPGA配置数据，并根据所述指定数据读写模式将所述FPGA配置数据写至所述配置单元中，以完成SOPC内嵌FPGA的配置，所述指定数据读写模式由所述嵌入式CPU通过寄存器配置；所述存储控制单元，用于以所述外部接口配置的接口模式和读数据频率从所述第一存储单元中读取BOOT启动数据；根据所述存放位置和地址以及所述指定数据读写模式从所述第一存储单元读取FPGA配置数据；所述第一存储单元，用于存储所述BOOT启动数据和所述FPGA配置数据；所述配置单元，用于根据所述FPGA配置数据完成SOPC内嵌FPGA的配置。本专利技术实施例与现有技术相比存在的有益效果是：本专利技术实施例通过将第一存储单元集成在SOPC内部，减少了整机产品的体积和重量，增加了SOPC在PCB上布局布线的灵活性，进而降低了产品成本；由于第一存储单元集成在SOPC内部，因此在主控单元控制存储控制单元从第一存储单元中读取BOOT启动数据以及FPGA配置数据时，能减少读取数据的时延，有助于降低系统功耗以及改善信号完善性，提升了产品的可靠性；嵌入式CPU可通过寄存器配置SOPC的系统工作频率，例如第一存储单元的接口模式以及FPGA配置数据的写入频率和回读频率，由此可根据需要来进行系统工作频率的配置，灵活性和适应性强。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术实施例提供的基于SOPC的BOOT启动与FPGA配置方法的实现流程图；图2是本专利技术另一实施例提供的基于SOPC的BOOT启动与FPGA配置方法的实现流程图；图3是本专利技术实施例提供的基于SOPC的BOOT启动与FPGA配置装置的结构框图。具体实施方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。本专利技术实施例通过将第一存储单元集成在SOPC内部，减少了整机产品的体积和重量，增加了SOPC在PCB上布局布线的灵活性，进而降低了产品成本；由于第一存储单元集成在SOPC内部，因此在主控单元控制存储控制单元从第一存储单元中读取BOOT启动数据以及FPGA配置数据时，能减少读取数据的时延，有助于降低系统功耗以及改善信号完善性，提升了产品的可靠性；嵌入式CPU可通过寄存器配置SOPC的系统工作频率，例如第一存储单元的接口模式以及FPGA配置数据的写入频率和回读频率，由此可根据需要来进行系统工作频率的配置，灵活性和适应性强。图1示出了本专利技术实施例提供的基于SOPC的BOOT启动与FPGA配置方法的实现流程图，详述如下：在步骤S101中，可编程片上系统SOPC上电后，主控单元根据外部接口配置第一存储单元的接口模式和读数据频率，所述第一存储单元集成在本文档来自技高网...

【技术保护点】
一种基于SOPC的BOOT启动与FPGA配置方法，其特征在于，包括以下步骤：可编程片上系统SOPC上电后，主控单元根据外部接口配置第一存储单元的接口模式和读数据频率，所述第一存储单元集成在所述SOPC内部；所述主控单元控制存储控制单元以所述外部接口配置的接口模式和读数据频率从所述第一存储单元中读取BOOT启动数据至内部存储单元中；所述内部存储单元根据所述BOOT启动数据完成BOOT启动；嵌入式CPU将现场可编程门阵列FPGA配置数据在所述第一存储单元中的存放位置和地址发送至所述主控单元；所述嵌入式CPU通过寄存器配置指定数据读写模式；所述主控单元控制所述存储控制单元根据所述存放位置和地址以及所述指定数据读写模式从所述第一存储单元读取FPGA配置数据，并根据所述指定数据读写模式将所述FPGA配置数据写至配置单元中，以完成SOPC内嵌FPGA的配置。

【技术特征摘要】
1.一种基于SOPC的BOOT启动与FPGA配置方法，其特征在于，包括
以下步骤：
可编程片上系统SOPC上电后，主控单元根据外部接口配置第一存储单元
的接口模式和读数据频率，所述第一存储单元集成在所述SOPC内部；
所述主控单元控制存储控制单元以所述外部接口配置的接口模式和读数
据频率从所述第一存储单元中读取BOOT启动数据至内部存储单元中；
所述内部存储单元根据所述BOOT启动数据完成BOOT启动；
嵌入式CPU将现场可编程门阵列FPGA配置数据在所述第一存储单元中
的存放位置和地址发送至所述主控单元；
所述嵌入式CPU通过寄存器配置指定数据读写模式；
所述主控单元控制所述存储控制单元根据所述存放位置和地址以及所述
指定数据读写模式从所述第一存储单元读取FPGA配置数据，并根据所述指定
数据读写模式将所述FPGA配置数据写至配置单元中，以完成SOPC内嵌FPGA
的配置。
2.如权利要求1所述的方法，其特征在于，所述嵌入式CPU通过寄存器
配置指定数据读写模式包括：
所述嵌入式CPU通过所述寄存器配置所述第一存储单元的接口模式、读
数据频率和写数据频率；和/或
所述嵌入式CPU通过所述寄存器配置所述配置单元对所述FPGA配置数
据的写入频率和回读频率。
3.如权利要求1所述的方法，其特征在于，在所述主控单元控制存储控
制单元以所述外部接口配置的接口模式和读数据频率从所述第一存储单元中

\t读取BOOT启动数据至内部存储单元中之后，所述方法还包括：
数据校错单元对从所述第一存储单元读取的所述BOOT启动数据进行数
据校验；
在所述主控单元控制所述存储控制单元根据所述存放位置和地址以及所
述指定数据读写模式从所述第一存储单元读取FPGA配置数据之后，所述方法
还包括：
所述数据校错单元对从所述第一存储单元读取的所述FPGA配置数据进
行数据校验。
4.如权利要求1所述的方法，其特征在于，所述方法还包括：
所述主控单元控制所述存储控制单元根据所述存放位置和地址从所述第
一存储单元中读取所述FPGA配置数据至总线控制单元上挂载的第一预设地
址空间。
5.如权利要求4所述的方法，其特征在于，在所述主控单元控制所述存
储控制单元根据所述指定数据读写模式将所述FPGA配置数据写至配置单元
中之后，所述方法还包括：
所述配置单元判断FPGA是否配置成功；
若所述配置单元判定FPGA配置成功，则返回FPGA配置状态信号至所述
总线控制单元；
若所述配置单元判定FPGA配置失败，则回读所述FPGA配置数据至所述
总线控制单元上挂载的第二预设地址空间，并将所述第二预设地址空间中的
FPGA配置数据与所述第一预设地址空间中的FPG...

【专利技术属性】
技术研发人员：孙长江，胡华烽，王文青，杨航，何凯，
申请(专利权)人：深圳市国微电子有限公司，
类型：发明
国别省市：广东;44