一种控制方法和控制电路技术

本发明专利技术实施例提供了一种控制方法及控制电路，用以解决现有的异步复位电路在采用未同步化异步复位时，由于复位信号到达同一时钟域的不同寄存器的延时时长可能相差较大，使得同一时钟域中的不同寄存器在在不同的时钟周期解复位，从而导致系统内部逻辑功能的异常的问题。该方法包括：控制电路接收第一时钟信号和异步复位信号；在位于一个时钟域中的寄存器接收到的异步复位信号的结束时刻之前，所述控制电路将所述第一时钟信号的频率调节为第一频率，生成第二时钟信号，所述控制电路向所述寄存器输出所述第二时钟信号，其中，位于所述时钟域中的寄存器接收到的所述异步复位信号的结束时刻在所述第二时钟信号的一个时钟周期内。

【技术实现步骤摘要】
【专利摘要】本专利技术实施例提供了一种控制方法及控制电路，用以解决现有的异步复位电路在采用未同步化异步复位时，由于复位信号到达同一时钟域的不同寄存器的延时时长可能相差较大，使得同一时钟域中的不同寄存器在在不同的时钟周期解复位，从而导致系统内部逻辑功能的异常的问题。该方法包括：控制电路接收第一时钟信号和异步复位信号；在位于一个时钟域中的寄存器接收到的异步复位信号的结束时刻之前，所述控制电路将所述第一时钟信号的频率调节为第一频率，生成第二时钟信号，所述控制电路向所述寄存器输出所述第二时钟信号，其中，位于所述时钟域中的寄存器接收到的所述异步复位信号的结束时刻在所述第二时钟信号的一个时钟周期内。【专利说明】一种控制方法和控制电路
本专利技术涉及电子领域，尤其涉及一种控制方法和控制电路。
技术介绍
寄存器在工作过程中要满足数据建立时间(setup time)和数据保持时间(holdtime)的要求，即输入信号在时钟信号的作用沿前后是不允许发生变化的。对于使用上升沿触发的寄存器来说，时钟信号的作用沿为上升沿，对于使用下降沿触发的寄存器来说，时钟信号的作用沿为下降沿。setup time就是时钟信号的作用沿到来之前，寄存器接收的输入信号必须保持稳定不变的最小时间间隔；而1101(1 time是时钟信号的作用沿到来之后，寄存器接收的输入信号还应该保持稳定不变的最小时间间隔。 在图1a所示的包含两个寄存器的系统中，如果寄存器不满足setup time/holdtime的要求,即图1b中输入信号Sig_in在时钟信号clk_in的作用沿前后发生变化时,就可能产生亚稳态，图1b中的Sig_dl在该作用沿之后是一种亚稳态信号。在输出亚稳态信号期间，寄存器的输出端输出的信号的电平为一些中间级的电平，或者输出一些振荡的信号，这些亚稳态的信号可以沿着信号通道上的各个寄存器级联式传播下去，在图1b中由于Sig_dl在该作用沿之后是一种亚稳态信号，这导致了 Sig_d2的不可预知。当一个寄存器的输出为亚稳态时，既无法预测该寄存器的输出电平，也无法预测该寄存器何时才能稳定输出正确的电平信号。 目前，为了保证现场可编程门阵列(FPGA,Field Programmable Gate Array)能正常工作，需要在FPGA工作前对FPGA内部的寄存器进行初始值设置，即对内部寄存器进行复位操作。目前通用的方式是采用异步复位方式。异步复位的处理方法有两种，一种是同步化的异步复位，另一种是未同步化的异步复位。 在采用同步化的异步复位时，一个时钟域的寄存器在使用复位信号时该复位信号要先经过同步模块与该时钟信号进行同步，然后再输入到该时钟域的寄存器的复位/置位端；如图2所示，时钟域O的寄存器在使用复位信号rst_a_n时，复位信号rst_a_n要经过rst_sync0模块与时钟信号clkO同步之后再输入到时钟域O的寄存器的复位/置位端rst_η;时钟域I的寄存器在使用复位信号rst_a_n时,复位信号rst_a_n要经过rst_syncl模块与时钟信号clkl同步之后再输入到时钟域I的寄存器的复位/置位端rst_n;…;时钟域N的寄存器在使用复位信号rst_a_n时,复位信号rst_a_n要经过rst_syncN模块与时钟信号clkN同步之后再输入到时钟域N的寄存器的复位/置位端rst_n。同步之后，可以精确地预期和评估时钟信号与复位信号作用在寄存器上的具体时刻。从而保证了 recoverytime和removal time能够满足,从而避免了 recovery time和removal time不满足所造成的问题；其中，recovery time是指在时钟信号作用沿到来之前，输入到寄存器的异步控制信号必须保持稳定不变的最小时间间隔，removal time是指在时钟信号作用沿到来之后，输入到寄存器的异步控制信号还应该继续保持稳定不变的最小时间间隔，其中，异步控制信号可以是异步复位信号，还可以是异步置位信号。使用时钟信号将异步复位信号进行同步化处理后，可以得到同步化的异步复位信号。同步化的异步复位信号到达一个时钟域内的多个寄存器的延时需要大致相等，当多个寄存器的数量较多时，容易导致生成同步化的异步复位信号的电路与多个寄存器之间的布线比较密集，增加了布线的复杂度。 在采用未同步化的异步复位时，不再考虑异步复位信号到达同一个时钟域中的移位寄存器的时间。因此，不再考虑异步复位信号到达各个移位寄存器的路径。这样可以减少布线网络拥塞，或者避免占用有限的始终资源。 在采用未同步化的异步复位方法时，系统内部逻辑功能可能会发生异常。
技术实现思路
本专利技术实施例提供了一种控制方法及控制电路，有助于减少系统内部逻辑功能发生异常。 第一方面，提供一种控制方法，包括: 控制电路接收第一时钟信号和异步复位信号； 在位于一个时钟域中的寄存器接收到的异步复位信号的结束时刻之前，所述控制电路将所述第一时钟信号的频率调节为第一频率，生成第二时钟信号，所述控制电路向所述寄存器输出所述第二时钟信号，其中，位于所述时钟域中的寄存器接收到的所述异步复位信号的结束时刻在所述第二时钟信号的一个时钟周期内，所述时钟周期的结束时刻是所述第二时钟信号作用于所述寄存器的一个作用沿的时刻。 结合第一方面，在第一种可能的实现方式中，所述时钟周期的结束时刻与位于所述时钟域中的寄存器接收到的所述异步复位信号的结束时刻之差大于或等于所述寄存器的恢复时间。 结合第一方面，在第二种可能的实现方式中，所述方法还包括: 所述控制电路在所述时钟周期的结束时刻之后，向所述寄存器输出所述第一时钟信号。 结合第一方面，在第三种可能的实现方式中，所述控制电路向位于一个时钟域中的寄存器输出所述第二时钟信号，具体包括: 所述控制电路在所述控制电路接收到的异步复位信号的结束时刻之后的第一时长内，向所述寄存器输出所述第二时钟信号； 所述控制电路向位于一个时钟域中的寄存器输出所述第二时钟信号以后，所述方法还包括: 所述控制电路在所述控制电路接收到的异步复位信号的结束时刻之后的第一时长之后，将所述第一时钟信号输出给所述寄存器，所述第一时长为第一寄存器接收所述异步复位信号的延时时长与所述第一寄存器的恢复时间的长度之和， 所述第一时长大于第二寄存器接收所述异步复位信号的延时时长与所述第二寄存器的恢复时间的长度之和，所述寄存器包括所述第一寄存器和所述第二寄存器。 结合第一方面的第三种可能的实现方式，在第四种可能的实现方式中，所述控制电路将所述第一时钟信号的频率调节为第一频率，生成第二时钟信号，具体包括: 所述控制电路根据控制信号生成调节频率使能信号，并在所述调节频率使能信号开始后至所述调节频率使能信号结束前，将所述第一时钟信号的频率调节为所述第一频率，生成所述第二时钟信号； 所述控制电路在所述控制电路接收到的异步复位信号的结束时刻之后的第一时长之后，将所述第一时钟信号输出给所述寄存器包括: 所述控制电路在所述调节频率使能信号结束后，将所述第一时钟信号输出给所述寄存器，所述调节频率使能信号的结束时刻等于或者晚于所述控制电路接收到的异步复位信号的结束时刻与所述第一时长之和的时本文档来自技高网...

【技术保护点】
一种控制方法，其特征在于，包括：控制电路接收第一时钟信号和异步复位信号；在位于一个时钟域中的寄存器接收到的异步复位信号的结束时刻之前，所述控制电路将所述第一时钟信号的频率调节为第一频率，生成第二时钟信号，所述控制电路向所述寄存器输出所述第二时钟信号，其中，位于所述时钟域中的寄存器接收到的所述异步复位信号的结束时刻在所述第二时钟信号的一个时钟周期内，所述时钟周期的结束时刻是所述第二时钟信号作用于所述寄存器的一个作用沿的时刻。

【技术特征摘要】

【专利技术属性】
技术研发人员：徐兴利，方立冬，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东;44