一种像素结构及其制备方法、显示面板及显示装置制造方法及图纸

本发明专利技术涉及一种像素结构及其制备方法、显示面板及显示装置，所述像素结构包括多列像素以及多条位于相邻列像素间的数据线，每个像素包括像素电极以及具有栅极、有源层、源极和漏极的薄膜晶体管，所述栅极与有源层间设有栅极保护层，所述栅极保护层中设有至少部分位于两相邻列像素之间的沟槽；两相邻列像素的像素电极的相对端部，以及两相邻列像素之间的数据线中，一个位于所述沟槽内，另一个位于所述栅极保护层无沟槽处的表面上。所述像素结构可以减小数据线与像素电极之间的电容耦合效应，从而减小对数据线中信号传输的干扰，此外，还可以减小像素结构制备过程中的工艺波动对像素性能及其均一性的影响。

【技术实现步骤摘要】

本专利技术涉及液晶显示
，具体地，涉及一种像素结构及其制备方法，以及包含上述像素结构的显示面板，包含上述显示面板的显示装置。
技术介绍
随着显示技术的不断进步，显示装置的分辨率越来越高，在显示装置的尺寸不变的情况下，单位面积上的像素密度也随之升高；而伴随着像素密度的提高，相邻像素结构之间的距离，以及每个像素结构内各单元之间的距离越来越小。图1为一种现有显示装置的像素结构的示意图，图2为图1所示像素结构沿A-A’的剖视图。如图1和图2所示，每个像素包括像素电极1以及具有栅极、有源层、源极和漏极组成的薄膜晶体管(TFT)，所述栅极与有源层之间设置有栅极保护层4，具体地，栅极保护层4一般设置在每个像素所在区域，以及相邻像素之间的区域。在相邻两列像素之间设有数据线2，在相邻两行像素之间设有栅极线3，所述数据线2与像素电极1之间设置在一个平面上。在相邻像素之间的距离，以及每个像素内各单元之间的距离越来越小时，可以理解，像素电极1和数据线2之间的距离越来越小，在此情况下，由于距离的减小，像素电极1与数据线2之间容易产生电容耦合效应，对数据线2及其他信号线中所传输的信号产生干扰。此外，像素电极1和数据线2之间距离的减小，还会使得制备像素结构的过程中的工艺波动对像素中各单元的形状的影响增大，从而影响像素的性能，进而影响显示装置的显示效果。
技术实现思路
本专利技术旨在至少解决现有技术中存在的技术问题之一，提出了一种像素结构及其制备方法、显示面板及显示装置，所述像素结构可以增大数据线与像素电极之间的距离，从而减小数据线和像素电极之间的电容耦合效应，还可以减小像素结构制备过程中的工艺波动对像素性能及其均一性的影响。为实现本专利技术的目的而提供一种像素结构，包括多列像素以及多条位于相邻列像素间的数据线，每个像素包括像素电极以及具有栅极、有源层、源极和漏极的薄膜晶体管，所述栅极与有源层间设有栅极保护层，所述栅极保护层中设有至少部分位于两相邻列像素之间的沟槽；两相邻列像素的像素电极的相对端部，以及两相邻列像素之间的数据线中，一个位于所述沟槽内，另一个位于所述栅极保护层无沟槽处的表面上。其中，所述沟槽设置在与数据线对应的区域，所述数据线设置在所述沟槽内。其中，所述沟槽的最大深度小于所述栅极保护层的厚度。其中，所述沟槽位于数据线两侧，且所述两相邻列像素的像素电极的相对端部位于在所述沟槽内。其中，所述像素电极的靠近所述数据线的端部设置在所述沟槽的底部。其中，所述沟槽的深度等于所述栅极保护层的厚度。作为另一个技术方案，本专利技术还提供一种像素结构的制备方法，包括：制备栅极的步骤；制备栅极保护层的步骤；在栅极保护层上制备至少部分位于两相邻列像素之间的沟槽的步骤。其中，所述沟槽设置在与数据线对应的区域，所述像素结构的制备方法还包括：在所述沟槽内制备数据线的步骤。其中，所述沟槽分别设置在数据线的两侧；所述像素结构的制备方法还包括：在包括所述沟槽，且以所述沟槽为边缘的区域内制备像素电极的步骤。作为另一个技术方案，本专利技术还提供一种显示面板，包括本发明提供的上述像素结构。作为另一个技术方案，本专利技术还提供一种显示装置，包括本发明提供的上述显示面板。本专利技术具有以下有益效果：本专利技术提供的像素结构，其通过在栅极保护层上设置沟槽，并将像素电极的端部设置在沟槽内，或者将数据线设置在沟槽内，使像素电极的端部与数据线不在同一垂直于沟槽的深度方向的平面内，这样在不改变二者在垂直于沟槽深度方向上的距离的情况下，增大像素电极和数据线之间的总距离，从而可以减小像素电极与数据线之间的电容耦合效应，从而可以减小对数据线以及其他信号线中信号传输的干扰。此外，通过增大像素电极与数据线之间的总距离，还可以在制备像素结构的过程中，降低工艺波动对像素内各单元的形状的影响，从而可以保证各像素的性能及其均一性，从而可以保证显示装置的显示效果。本专利技术提供的像素结构的制备方法，通过在栅极保护层上制备沟槽，并将数据线，或者像素电极的端部设置在沟槽内，使像素电极的端部与数据线不在同一垂直于沟槽的深度方向的平面内，这样在不改变二者在垂直于沟槽深度方向上的距离的情况下，增大数据线与像素电极之间的总距离，从而可以降低数据线及像素电极之间的耦合电容，减小对数据线以及其他信号线中信号传输的干扰。此外，通过增大像素电极与数据线之间总距离，还可以在制备像素结构的过程中，降低工艺波动对像素内各单元的形状的影响，从而可以保证各像素的性能及其均一性。本专利技术提供的显示面板，其包括本专利技术提供的上述像素结构，可以降低数据线和像素电极之间的电容耦合效应，从而减小对数据线以及其他信号线中信号传输的干扰；还可以减小像素结构制备过程中的工艺波动对像素内各单元的形状的影响，从而可以保证各像素的性能以及均匀性，进而可以保证显示面板的显示效果。本专利技术提供的显示装置，其包括本专利技术提供的上述显示面板，可以降低数据线和像素电极之间的电容耦合效应，从而减小对数据线以及其他信号线中信号传输的干扰；还可以减小像素结构制备过程中的工艺波动对像素内各单元的形状的影响，从而可以保证各像素的性能以及均匀性，进而可以保证显示面板的显示效果。附图说明附图是用来提供对本专利技术的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本专利技术，但并不构成对本专利技术的限制。在附图中：图1为一种现有显示装置的像素结构的示意图，图2为图1所示像素结构沿A-A’的剖视图；图3为本专利技术像素结构的第一种实施方式的示意图；图4为图3所示像素结构沿B-B’的剖视图；图5为本专利技术像素结构的第二种实施方式的示意图；图6为图5所示像素结构沿C-C’的剖视图；图7为本专利技术提供的像素结构的制备方法的优选实施方式的流程图。其中附图标记分别表示：1：像素电极；2：数据线；3：栅极线；4：栅极保护层；5：沟槽。具体实施方式以下结合附图对本专利技术的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本专利技术，并不用于限制本专利技术。请参看图3和图4，图3为本专利技术像素结构的第一种实施方式的示意图，图4为图3所示像素结构沿B-B’的剖视图。在本实施方式中，像素结构包括多列像素以及多条位于相邻列像素间的数据线，每个像素本文档来自技高网...

【技术保护点】
一种像素结构，包括多列像素以及多条位于相邻列像素间的数据线，每个像素包括像素电极以及具有栅极、有源层、源极和漏极的薄膜晶体管，所述栅极与有源层间设有栅极保护层，其特征在于，所述栅极保护层中设有至少部分位于两相邻列像素之间的沟槽；两相邻列像素的像素电极的相对端部，以及两相邻列像素之间的数据线中，一个位于所述沟槽内，另一个位于所述栅极保护层无沟槽处的表面上。

【技术特征摘要】
1.一种像素结构，包括多列像素以及多条位于相邻列像素间的
数据线，每个像素包括像素电极以及具有栅极、有源层、源极和漏极
的薄膜晶体管，所述栅极与有源层间设有栅极保护层，其特征在于，
所述栅极保护层中设有至少部分位于两相邻列像素之间的沟
槽；
两相邻列像素的像素电极的相对端部，以及两相邻列像素之间
的数据线中，一个位于所述沟槽内，另一个位于所述栅极保护层无沟
槽处的表面上。
2.根据权利要求1所述的像素结构，其特征在于，所述沟槽设
置在与数据线对应的区域，所述数据线设置在所述沟槽内。
3.根据权利要求2所述的像素结构，其特征在于，所述沟槽的
最大深度小于所述栅极保护层的厚度。
4.根据权利要求1所述的像素结构，其特征在于，所述沟槽位
于数据线两侧，且所述两相邻列像素的像素电极的相对端部位于在所
述沟槽内。
5.根据权利要求4所述的像素结构，其特征在于，所述像素电
极的靠近所述数据线的端部...

【专利技术属性】
技术研发人员：陈磊，彭志龙，代伍坤，刘还平，
申请(专利权)人：京东方科技集团股份有限公司，北京京东方光电科技有限公司，
类型：发明
国别省市：北京;11