集成CRC校验电路的伪随机数发生器制造技术

本发明专利技术公开了一种集成CRC校验电路的伪随机数发生器，属于伪随机数发生器技术领域，本发明专利技术提供的集成CRC校验电路的伪随机数发生器通过在CRC校验电路的基础上，增加干扰模块、状态暂存模块、映射电路和抽样电路，从而保证了该集成CRC校验电路的伪随机数发生器既能输出较为可靠的伪随机数，为伪随机数的电路开发提供了基础，又能使得CRC验证的正常执行，不影响其原始功能；同时，增加的硬件资源非常少，从而在最小成本的基础上，做到了功能最大化，进而提高了该集成CRC校验电路的伪随机数发生器的产品效益。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种集成CRC校验电路的伪随机数发生器，属于伪随机数发生器
，本专利技术提供的集成CRC校验电路的伪随机数发生器通过在CRC校验电路的基础上，增加干扰模块、状态暂存模块、映射电路和抽样电路，从而保证了该集成CRC校验电路的伪随机数发生器既能输出较为可靠的伪随机数，为伪随机数的电路开发提供了基础，又能使得CRC验证的正常执行，不影响其原始功能；同时，增加的硬件资源非常少，从而在最小成本的基础上，做到了功能最大化，进而提高了该集成CRC校验电路的伪随机数发生器的产品效益。【专利说明】集成CRC校验电路的伪随机数发生器
本专利技术涉及一种伪随机数发生器，尤其涉及一种集成CRC校验电路的伪随机数发生器。
技术介绍
CRC验证码即循环冗余校验码，广泛存在于数据通信领域，其作用是用于校验数据。CRC验证码产生的本质是模2的多项式除法，生成的校验码为除法的余数。其校验码的产生可以用数据不断的对一个生成多项式进行减法和移位。在实际应用中，对于生成多项式的选取有多种选择方式。具体选用何种多项式，取决于协议的规定。比如，在USB3.0通信协议中，就存在着3种CRC校验码，用于包头中的CRC-16，用于链路控制字的CRC-5，以及用于数据部分的CRC-32，该多项式分别为100Bh、00101b和04CllDB7h。比如00101b，分别代表多项式从高到低各位的系数，对应的多项式为χ5+χ2+ι。 模2的减法即为异或操作，这样可以很方便的用电路实现。在实际应用中，有串行或者并行的实现方式。串行方式每次处理数据的一个比特，通常使用线性反馈移位寄存器(Linear Feedback Shift Registers, LFSR)。USB3.0 中的 CRC-5 移位寄存器电路如图1 所示，图1是CRC-5移位寄存器的电路结构示意图。USB3.0协议规定了 CRC的生成规则，校验计算开始时寄存器初始值被设为全1，数据从低位开始计算，并将结果取反后倒置高低位，从而得到最终校验码。 用于产生伪随机数的伪随机数发生器通常采用LFSR来产生具有长周期的随机数。该LFSR包括多个串联寄存器和一个异或逻辑电路，其中，预定寄存器的输出数据通过该异或逻辑电路被反馈到第一个寄存器。由于在反馈路径中提供异或逻辑电路，从而使得线性反馈移位寄存器产生具有较长周期的随机数。 在使用伪随机数产生密码的加密电路等中，如果显示伪随机数序列或伪随机逻辑，则可以从一个所获得的密文还原一个原始的明文，从而使得有效地产生不可预测的随机数序列非常重要。 由此可知，现有技术中的伪随机数发生器并不能提供相对可靠的伪随机数，从而不利于伪随机数发生器的电路开发等。
技术实现思路
针对上述存在的问题，本专利技术提供一种集成CRC校验电路的伪随机数发生器，以克服现有技术中的伪随机数发生器不能提供相对较为可靠的伪随机数的问题，从而既提供了较为可靠的伪随机数，为伪随机数发生器的电路开发提供了基础，又保证了 CRC验证的正常执行，同时，采用硬件资源少，在最小成本的基础上，做到了功能最大化，提高了产品效.、 Mo 为了实现上述目的，本专利技术采取的技术方案为: 一种集成CRC校验电路的伪随机数发生器，其中，包括: 输入模块，其配置为输入待校验数据； CRC校验电路，其连接到所述输入模块并配置为校验所述待检验数据； 干扰模块，其配置为输入干扰数据； 映射电路，其连接到所述干扰模块和所述CRC校验电路，并配置为映射所述CRC校验电路的状态而后与所述干扰数据进行异或逻辑运算； 状态暂存模块，其连接到所述映射电路和所述CRC校验电路，并配置为获取所述异或逻辑运算结果后载入所述CRC校验电路； 抽样电路，其连接到所述映射电路并配置为抽取所述异或逻辑运算结果后输出。 上述的集成CRC校验电路的伪随机数发生器，其中，所述CRC校验电路为线性反馈移位寄存器。 上述的集成CRC校验电路的伪随机数发生器，其中，所述线性反馈移位寄存器包括多个寄存器和多个逻辑运算门。 上述的集成CRC校验电路的伪随机数发生器，其中，所述逻辑运算门为异或逻辑门。 上述的集成CRC校验电路的伪随机数发生器，其中，所述映射电路由一个或多个异或逻辑门组成。 上述的集成CRC校验电路的伪随机数发生器，其中，所述状态暂存模块由多个寄存器组成。 上述的集成CRC校验电路的伪随机数发生器，其中，所述抽样电路为一个寄存器。 上述的集成CRC校验电路的伪随机数发生器，其中，所述映射电路的时钟频率为所述抽样电路的时钟频率的r倍，且r > I。 上述技术方案具有如下优点或者有益效果: 本专利技术提供的一种集成CRC校验电路的伪随机数发生器，通过在CRC校验电路的基础上，增加干扰模块、状态暂存模块、映射电路和抽样电路，从而保证了该集成CRC校验电路的伪随机数发生器既能输出较为可靠的伪随机数，为伪随机数发生器的电路开发提供了基础，又能使得CRC验证的正常执行，不影响其原始功能；同时，增加的硬件资源非常少，从而在最小成本的基础上，做到了功能最大化，进而提闻了该集成CRC校验电路的伪随机数发生器的产品效益。 【专利附图】【附图说明】 通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术及其特征、夕卜形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本专利技术的主旨。 图1是现有技术中CRC-5移位寄存器的电路结构示意图； 图2是本专利技术实施例1提供的集成CRC校验电路的伪随机数发生器的结构示意图； 图3是应用本专利技术实施例1提供的集成CRC校验电路的伪随机数发生器输出随机数的效果示意图。 【具体实施方式】 实施例1: 图2是本专利技术实施例1提供的集成CRC校验电路的伪随机数发生器的结构示意图；如图所示，本专利技术实施例1提供的集成CRC校验电路的伪随机数发生器包括:用以输入待校验数据的输入模块，与输入模块连接并用以校验输入的待检验数据的CRC校验电路，用以输入干扰数据的干扰模块，与干扰模块和CRC校验电路均连接的映射电路,且该映射电路用以映射CRC校验电路的状态而后与干扰数据进行异或逻辑运算，与映射电路和CRC校验电路均连接的状态暂存模块，该状态暂存模块用以获取异或逻辑运算结果后载入CRC校验电路，与映射电路连接并用以抽取异或逻辑运算结果后输出的抽样电路。 在本专利技术实施例1提供的集成CRC校验电路的伪随机数发生器中，CRC校验电路为线性反馈移位寄存器，该线性反馈移位寄存器包括多个寄存器和多个逻辑运算门，且该逻辑运算门为异或逻辑门，采用该线性反馈移位寄存器为CRC校验电路，能够保证输入的数据得到精确验证，从而保证了 CRC验证的正常执行。 在本专利技术实施例1提供的集成CRC校验电路的伪随机数发生器中，映射电路由一个或多个异或逻辑门组成，引入映射电路，对CRC校验电路的状态进行映射，同时与干扰模块一起，得到一个单比特的伪随机输出，干扰模块的意义在于引入了额外的随机因素，对输出起到扰动作用。 在本专利技术实施例1提供的集成CRC校验电路的伪随机数发生器中，状态暂存模块由多个寄存器组成，抽样电路为一个寄本文档来自技高网...

【技术保护点】
一种集成CRC校验电路的伪随机数发生器，其特征在于，包括：输入模块，其配置为输入待校验数据；CRC校验电路，其连接到所述输入模块并配置为校验所述待检验数据；干扰模块，其配置为输入干扰数据；映射电路，其连接到所述干扰模块和所述CRC校验电路，并配置为映射所述CRC校验电路的状态而后与所述干扰数据进行异或逻辑运算；状态暂存模块，其连接到所述映射电路和所述CRC校验电路，并配置为获取所述异或逻辑运算结果后载入所述CRC校验电路；抽样电路，其连接到所述映射电路并配置为抽取所述异或逻辑运算结果后输出。

【技术特征摘要】

【专利技术属性】
技术研发人员：曹富强，
申请(专利权)人：无锡华大国奇科技有限公司，
类型：发明
国别省市：江苏;32