用于个体核性能状态的方法和装置制造方法及图纸

公开了用于处理器中的个体核性能状态的方法和装置。个体核性能状态(PCPS)是指各个核心在不同的电压和/频率点下的并行工作。在本发明专利技术的一种实施例中，处理器具有多个处理核心和功率控制模块，该功率控制模块与所述多个处理核心中的每一个相耦合。功率控制模块促进每一处理核心在与其他处理核心不同的性能状态下工作。通过允许其核心具有个体核性能状态配置，处理器可以减少其功耗并提高其性能。

【技术实现步骤摘要】
【国外来华专利技术】用于个体核性能状态的方法和装置专利
本公开内容涉及集成电路以及在其上执行的代码中的能效和节能，且尤其但不排他地涉及用于处理器中的个体核性能状态的方法和装置。背景描述半导体处理和逻辑设计方面的进步已经允许集成电路器件上可存在的逻辑量的增加。结果，计算机系统配置已经从系统中的单个或多个集成电路发展成各集成电路上的多硬件线程、多核、多设备和/或完整的系统。此外，由于集成电路的密度增长了，(从嵌入式系统到服务器的)计算系统的功率需求也逐步上升了。例如，在多核心套件中，所有核心可以在共同的电压和频率点下工作，该频率点是由它的活动线程所请求的最大频率。在各核心都不同等地负载或使用时，多核心套件中的所有核心的公共性能状态引起耗费比必要更多的功率，这进而增加了冷却成本并降低了电池寿命。此外，软件低效及其对硬件的要求也已经引起计算设备能量消耗的增加。事实上，一些研究表明，计算设备消耗了国家(例如美国)的整个电力供应中的显著百分比。结果，存在对与集成电路相关联的能量效率和节能相关联的至关重要的需要。当服务器、台式计算机、笔记本、上网本、超极本、平板电脑、移动电话、处理器、嵌入式系统等变得甚至更为盛行(从包括在典型计算机、汽车和电视机中到包括在生物技术中)，这些需要将增加。附图简述从本主题的以下详细描述明显看出本专利技术的特征和优点，其中：图1阐释根据本专利技术的一种实施例的处理器中每一核心的性能状态；图2阐释根据本专利技术的一种实施例的中央功率控制单元；图3阐释根据本专利技术的一种实施例的处理器的状态转变；图4阐释根据本专利技术的一种实施例的寄存器的字段；以及图5阐释根据本专利技术的一种实施例实现在此公开的方法的系统。详细描述作为示例而非限制在附图中示出在此描述的本专利技术的各实施例。为说明的简单和清楚起见，在附图中示出的元素不一定按比例绘制。例如，为清楚起见，某些元素的尺寸可能相对于其它元素而放大。进一步，在认为适当时，在附图中重复附图标记以指出相应或相似要素。在本说明书中对本专利技术的“一个实施例”或“一种实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本专利技术的至少一个实施例中。因而，在本说明书各处出现的短语“在一个实施例中”并不一定均指代同一实施例。出于阐释的清晰起见，本说明书中对线程的引用意味着硬件线程或逻辑处理器或逻辑核心。出于阐释的清晰起见，与具体的性能状态(P状态)相关联的数字的递减顺序表示性能状态的递增顺序。在本说明书中，出于阐释的清晰起见，较高的性能状态暗示在较高的电压/频率下工作的核心，且因而可以提供较高的性能。在ACPI文献中，这将转换到具有较低数字的P状态。传统上，最高的性能状态被指出为P0，且P1是较低的性能状态。历史上，P1对应于低于P0的1个频率点，P2是低于P0的两个频率点，等等。仅在我们提及ACPIP状态记号法时，我们才具有这些与直观不一致的表示。本专利技术的各实施例提供用于处理器中的个体核性能状态的方法和装置。出于阐释的清晰起见，个体核性能状态(PCPS)是指个体核心在不同的电压和频率点下的并行工作，即，每一核心的工作点可以独立于其他核心而配置(在总体系统功率约束和热约束内)。在本专利技术的一种实施例中，由于启用被集成在处理器中的全集成电压调节器(FIVR)的技术，PCPS是可行的。FIVR允许独立配置每一核心，且配置包括但不限于电压设置、频率设置、时钟设置和影响每一核心的功耗的其他参数。在本专利技术的一种实施例中，处理器具有多个处理核心以及与所述多个处理核心中的每一个耦合的功率控制模块。功率控制模块促进每一处理核心在独立于其他处理核心的性能状态的性能状态下工作，其中不违反封装或系统的总体热约束和电约束。图1100阐释根据本专利技术的一种实施例的处理器105中的每一核心的性能状态。图1100阐释核心的四种状态1150、2152、3154和4156。该性能状态阐释每一核心的配置，该配置包括但不限于电压、频率和影响核心的性能或功耗的其他参数。在本专利技术的一种实施例中，核心的性能状态1150、2152、3154和4156阐释核心的四种不同的配置。在本专利技术的一种实施例中，处理器105可以在不同的性能状态下操作其核心，例如，如图1中所阐释的十八个核心。例如，处理器105被阐释为在性能状态1150下执行核心1110、5118、11130、13134和18144，在性能状态2152下执行核心2112、7122、14136、15138和16140，在性能状态3154下执行核心3114、4116、9126、10128和17142，以及执行核心6120、8124和12132。在本专利技术的一种实施例中，通过允许其各核心具有个体核性能状态配置，处理器105可以减少其功耗。例如，性能状态4156被假设为具有比性能状态1150、性能状态2152和性能状态3154更高的功耗。通过使得5个核心分别在性能状态1150、性能状态2152和性能状态3154中的每一种下执行，且使得3个核心在性能状态4156下执行，相比于在性能状态4156下执行其所有核心，处理器105节省了功耗。图1100不意味着是限制性的，且在本专利技术的另一实施例中处理器105可以具有任何数量的核心。在本专利技术的另一实施例中，处理器105可以用多于或少于四种性能状态配置其核心。在本专利技术的一种实施例中，这样的性能状态的数量取决于核心的数量和最大处理器额定功率两者。图2200阐释根据本专利技术的一种实施例的中央功率控制单元230。出于本专利技术的清晰起见，参考图1100讨论图2200。中央功率控制单元230与处理器中的核心i210和核心n220耦合起来。在本专利技术的一种实施例中，核心n220阐释中央功率控制单元230可以与任何数量的核心耦合起来。在本专利技术的一种实施例中，核心i210正在执行多个线程。每一线程向核心i210发送性能状态请求，且核心i210具有解析来自多个线程的所有性能状态请求的逻辑。在本专利技术的一种实施例中，每一线程请求被存储在寄存器中。例如，寄存器thread_regi1212存储对线程i1的线程请求。核心i210可以支持任何数量的线程，如存储对线程in的线程请求的寄存器thread_regin214所阐释的。在本专利技术的一种实施例中，来自所有线程(也称为硬件线程或逻辑核心)的请求的硬件合并与物理核心相关联。在本专利技术的一种实施例中，核心i210接收来自所有线程的所有性能状态请求，并确定经解析的性能状态请求。在本专利技术的一种实施例中，经解析的性能状态请求被存储在寄存器core_regi218中。在本专利技术的一种实施例中，通过合并每一核心中的线程请求，它有助于可扩展性且减少处理性能状态请求所要求的固件或软件循环。在本专利技术的一种实施例中，核心i210向中央功率控制单元230发送核心请求232，以便指出它具有新的经解析的性能状态请求。核心i210的工作类似于核心n220的工作，且在此不再描述。在本专利技术的一种实施例中，核心n220类似地向中央功率控制单元230发送核心请求234，以便指出它具有经解析的性能状态请求。中央功率控制单元230分别从核心i210和核心n220接收核心性能状态请求232和234。例如，在本专利技术的一种实施例中，core_regi218中的一个或多个比特被用来存储经解析的本文档来自技高网...

【技术保护点】
一种处理器，包括：多个核心；以及功率控制模块，其与所述多个核心中的每一个耦合，其中，所述功率控制模块促进每一核心在与其他核心不同的性能状态下工作。

【技术特征摘要】
【国外来华专利技术】1.一种处理器，包括：多个核心，其中每一核心包括逻辑单元，所述逻辑单元用于：从一个或多个线程中的每一个接收性能状态请求；解析来自所述一个或多个线程中的每一个的所述性能状态请求，以便确定经解析的性能状态请求；以及向功率控制模块指出经解析的性能状态请求；以及所述功率控制模块，其与所述多个核心耦合，其中，所述功率控制模块用于至少部分地基于来自所述多个核心中每一个的经解析的性能状态促进每一核心在与其他核心不同的性能状态下工作。2.如权利要求1所述的处理器，其特征在于，所述功率控制模块进一步用于：促进每一核心在与其他核心不同的电压等级和频率设置下工作。3.如权利要求1所述的处理器，其特征在于，所述功率控制模块进一步用于：确定来自每一核心的经解析的性能状态请求；把多播消息发送给具有共同的经解析的性能状态的所有核心，以便切换到所述共同的经解析的性能状态；以及把单播消息发送给具有不同于所述共同的经解析的性能状态的经解析的性能状态每一核心，以便切换到不同的经解析的性能状态。4.如权利要求1所述的处理器，其特征在于，每一核心包括寄存器，且每一核心中的所述逻辑单元进一步用于把所述寄存器的一个或多个比特设置为向所述功率控制模块指出经解析的性能状态请求。5.如权利要求1所述的处理器，其特征在于，每一核心中的所述逻辑单元进一步用于：确定所述一个或多个线程的第一最大性能状态；从来自所述一个或多个线程中的每一个的所述性能状态请求确定第二最大性能状态；确定所述第二最大性能状态是否高于所述第一最大性能状态；以及响应于确定所述第二最大性能状态不同于所述第一最大性能状态，基于所述第二最大性能状态确定经解析的性能状态请求。6.如权利要求1所述的处理器，其特征在于，来自一个或多个线程中的每一个的所述性能状态请求包括睡眠状态请求，且其中，每一核心中的所述逻辑单元进一步用于：在所述睡眠状态请求的持续时间少于向所述睡眠状态的核心切换的持续时间时，抑制来自所述一个或多个线程中的每一个的所述睡眠状态请求。7.如权利要求1所述的处理器，其特征在于，来自一个或多个线程中的每一个的所述性能状态请求包括短暂睡眠状态请求，且每一核心中的所述逻辑单元进一步用于：为具有所述短暂睡眠状态请求的每一线程保留表决权。8.如权利要求1所述的处理器，其特征在于，来自一个或多个线程中的每一个的所述性能状态请求包括唤醒请求，且每一核心中的所述逻辑单元进一步用于：确定具有所述唤醒请求的每一线程的先前性能状态，其中，所述先前性能状态是每一线程在进入睡眠状态之前的性能状态；以及基于所述具有所述唤醒请求的每一线程的先前性能状态，确定经解析的性能状态请求。9.如权利要求1所述的所述处理器，其特征在于，所述功率控制模块进一步用于：确定来自每一核心的所有经解析的性能状态请求都是睡眠状态请求；以及指出所述处理器处于睡眠状态。10.一种用于个体核性能状态的系统，包括：存储器；处理器，其与所述存储器耦合，所述处理器包括：多个核心，其中每一核心包括逻辑单元，所述逻辑单元用于：从一个或多个线程中的每一个接收性能状态请求；解析来自所述一个或多个线程中的每一个的所述性能状态请求以确定经解析的性能状态请求；以及向功率控制模块指出经解析的性能状态请求；以及所述功率控制模块，其与所述多个核心耦合，其中，所述功率控制模块用于至少部分地基于来自所述多个核心中每一个的经解析的性能状态促进每一核心在独立的性能状态下工作。11.如权利要求10所述的系统，其特征在于，所述功率控制模块进一步用于：促进每一核心在独立的电压等级和独立的频率设置下工作，以使得不违反所述系统的热约束和电约束。12.如权利要求10所述的系统，其特征在于，所述功率控制模块进一步用于：确定来自每一核心的经解析的性能状态请求；把多播消息发送给具有共同的经解析的性能状态的所有核心，以便切换到所述共同的经解析的性能状态；以及把单播消息发送给具有不同于所述共同的经解析的性能状态的经解析的性能状态的每一核心，以便切换到不同的经解析的性能状态。13.如权利要求10所述的系统，其...

【专利技术属性】
技术研发人员：M·布汉达鲁，E·J·德哈默，S·W·何，S·P·波布霍尔兹，C·A·老普艾里耶，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US