本发明专利技术包括一种用于并发访问主缓存和溢出缓存的装置，包括一种核心逻辑单元，用于执行并行访问所述主缓存和所述溢出缓存的第一指令，确定所述主缓存是否存储请求的数据，确定所述溢出缓存是否存储所述请求的数据，以及当所述主缓存和所述溢出缓存未存储所述请求的数据时访问主存储器，其中所述溢出缓存存储溢出所述主缓存的数据。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】本专利技术包括一种用于并发访问主缓存和溢出缓存的装置，包括一种核心逻辑单元，用于执行并行访问所述主缓存和所述溢出缓存的第一指令，确定所述主缓存是否存储请求的数据，确定所述溢出缓存是否存储所述请求的数据，以及当所述主缓存和所述溢出缓存未存储所述请求的数据时访问主存储器，其中所述溢出缓存存储溢出所述主缓存的数据。【专利说明】并发访问的组相联溢出缓存相关申请案交叉申请本专利技术要求2012年3月28日由Yolin Lih等人递交的专利技术名称为“并发访问的组相联受害者缓存(Concurrently Accessed Set Associative Victim Cache) ” 的第61/616742号美国临时专利申请案的在先申请优先权，该在先申请的内容以引入的方式并入本文本中，如全文再现一般。关于由联邦政府赞助的研究或开发的声明不适用。缩微平片附件的引用不适用。
技术介绍
几十年来，半导体设计和制造的改进极大地提高了处理器性能和主存储器密度。随着处理器的时钟速度增加，主存储器变得更大，当处理器访问主存储器时可能出现较长的时延周期。可实施缓存等级(如，不同缓存级别)以降低由频繁访问主存储器引起的时延和性能瓶颈。缓存可能是一个或多个小型高速相联存储器，其降低访问主存储器的平均时间。为了降低访问主存储器的平均时间，缓存提供了经常引用的主存储器位置的副本。当处理器在主存储器中读取或写入位置时，处理器首先检查缓存存储器中是否存在数据副本。如果存在，处理器指向缓存存储器而不是速度较慢的主存储器。 若想缓存有效，处理器需要不断地访问缓存而不是主存储器。遗憾的是，缓存的大小通常较小及限制存储主存储器内数据的较小的子集。大小限制可固有地限制缓存内的“命中”率。当缓存保存处理器请求的有效数据副本时，发生“命中”，而当缓存无法保存请求的数据的有效副本时，发生“缺失”。当缓存内发生“缺失”，处理器可随后访问速度较慢的主存储器。因此，缓存内的频繁“缺失”对时延和处理器性能造成负面影响。一种降低“缺失”率的方法是增加缓存的大小和缓存内存储的信息量。但是，当缓存大小增加、变得更加复杂时，缓存性能(如，访问缓存所需的时间)通常降低。因此，通常在最小化“缺失”率和最大化缓存性能之间为缓存取得设计平衡。 可结合缓存实施受害者缓存以最小化缓存内发生的“缺失”的影响。例如，当缓存用新数据替换缓存中的旧数据时，缓存可移除旧数据并传输到受害者缓存待存储。移除老数据后，当处理器请求老数据时，缓存内可能发生“缺失”。处理器可随后访问受害者缓存以确定老数据是否存储在受害者缓存中。受害者缓存可能有益，因为访问受害者缓存而不是主存储器减少了引用从缓存中移除的缺失数据的时间。但是，受害者缓存可能有点不灵活、应用有限。例如，通常受害者缓存的大小较小，存储的信息比缓存少以避免损害处理器时钟速率。另外，在缓存内发生“缺失”之后，处理器访问受害者缓存时发生时延增加。换句话说，在访问受害者缓存之前，处理器可能需要等待至少一个时钟周期。因此，需要方案增加受害者缓存的灵活性和可用性，从而增加处理器性能。
技术实现思路
在一项实施例中，本专利技术包括一种用于访问主缓存和溢出缓存的装置，包括一种核心逻辑单元，用于执行并行访问所述主缓存和所述溢出缓存的第一指令，确定所述主缓存是否存储请求的数据，确定所述溢出缓存是否存储所述请求的数据，以及当所述主缓存和所述溢出缓存未存储所述请求的数据时访问主存储器，其中所述溢出缓存存储从所述主缓存溢出的数据。 在又一项实施例中，本专利技术包括一种用于并发访问主缓存和溢出缓存的装置，包括划分成多个主缓存块的主缓存、划分成多个溢出缓存块的溢出缓存、以及用于为所述主缓存和所述溢出缓存进行存储器管理的存储器管理单元(MMU)，其中在相同时钟周期内访问所述主缓存和所述溢出缓存。 在又一项实施例中，本专利技术包括一种用于并发访问主缓存和溢出缓存的方法，所述方法包括，确定在主缓存内是否发生主缓存缺失，确定在溢出缓存内是否发生溢出缓存缺失，当在主缓存内发生主缓存缺失时使用第一缓存替换策略选择主缓存条目，当在溢出缓存内发生溢出缓存缺失时使用第二缓存替换策略选择溢出缓存条目，其中确定所述主缓存缺失和所述溢出缓存缺失是否发生在相同时钟周期内。 结合附图和权利要求书，可从以下的详细描述中更清楚地理解这些和其他特征。 【专利附图】【附图说明】 为了更完整地理解本专利技术，现在参考以下结合附图和详细描述进行的简要描述，其中相同参考标号表不相同部分。 图1是通用计算机系统的实施例的示意图。 图2是具有在处理芯片上嵌入不同级别的缓存的通用计算机系统的另一实施例的示意图。 图3是主存储器和主缓存之间的组相联映射的实施例的示意图。 图4是主存储器和主缓存之间的组相联映射的另一项实施例的不意图。 图5是使用透写策略将写入指令实施到主存储器的方法的实施例的流程图。 图6是使用回写策略将写入指令实施到主存储器的方法的实施例的流程图。 图7是使用透写策略将读取指令实施到主存储器的方法的实施例的流程图。 图8是使用回写策略将读取指令实施到主存储器的方法的实施例的流程图。 图9是包括共享MMU/转换表的主缓存和溢出缓存的存储器子系统的实施例的示意图。 【具体实施方式】 最初应理解，尽管下文提供一个或多个实施例的说明性实施方案，但可使用任意数目的当前已知或现有的技术来实施所公开的系统和/或方法。本专利技术决不应限于下文所描述的说明性实施方案、图式和技术，包含本文所说明并描述的示范性设计和实施方案，而是可在所附权利要求书的范围以及其均等物的完整范围内修改。 本文中公开的是一种并发访问主缓存和溢出缓存的方法、装置以及系统。当核心逻辑单元(例如，处理器)执行访问主缓存的应用时，核心逻辑单元也可并行和/或在核心逻辑单元的相同时钟周期内访问溢出缓存。主缓存可配置为M路组相联，而溢出缓存可配置为N路组相联，其中M和N为整数。通过并发访问主缓存和溢出缓存，核心逻辑单元能够访问M+N路组相联存储器元件。溢出缓存可以是单独的存储器元件，其可用于实施与主缓存相同或者不同的替换策略。溢出缓存内的“命中”可提升到主缓存，以避免将数据清除到主存储器和/或到其余存储器子系统(例如，下一级缓存)。在一项实施例中，单个MMU可用于对主缓存和溢出缓存进行存储器管理功能，例如，地址转换和/或存储器保护。 图1是通用计算机系统100的实施例的不意图。通用计算机系统100可以是计算机或网络部件，其具有足够的处理能力、存储资源和网络吞吐能力来处理其上的必要工作量，例如通过网络传输和处理数据。在一项实施例中，通用计算机系统100可以是用来在网络内传输数据的任意网络设备，例如，路由器、交换机和/或网桥。通用计算机系统100可以包括一个或多个入端口或单元112和一个或多个出端口或单元114。在一项实施例中，入端口或单元112和出端口或单元114可以是物理和/或逻辑端口。入端口或单元112可耦合到接收器(Rx) 108，用于从其他网络设备接收信号和数据，而出端口或单元114可耦合到发射器(Tx) 110，用于向其他网络设备传输信号和数据。RxlOS和TxllO可为如下形式:调制解调器、调制解调器银本文档来自技高网...
【技术保护点】
一种用于并发访问主缓存和溢出缓存的装置，其特征在于，包括：核心逻辑单元，用于执行并行访问所述主缓存和所述溢出缓存的第一指令；确定所述主缓存是否存储请求的数据；确定所述溢出缓存是否存储所述请求的数据；以及当所述主缓存和所述溢出缓存未存储所述请求的数据时，访问主存储器，其中所述溢出缓存存储从所述主缓存中溢出的数据。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：林奕林，理查德·特劳本，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东;44
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