本实用新型专利技术公开了一种基于MCU和FPGA的8路无刷直流电机驱动电路，包括由CAN驱动电路、MCU模块、FPGA模块、8路无刷直流电机驱动电路；所述的CAN通信电路通过CAN总线接口与MCU模块的CAN总线接口相连，MCU模块通过FSMC总线接口与FPGA模块的普通IO口相连，FPGA模块通过普通IO口分别与八路无刷直流电机驱动电路的控制口相连；每一路无刷直流电机驱动电路结构完全相同；本实用新型专利技术可以满足改进后的纺织机械设备上多电机控制的要求，相比现有的单电机驱动电路，本驱动电路可实现8路无刷直流电机完全独立可控制，结构简单、工作稳定、成本低，维护使用方便。
【技术实现步骤摘要】
【专利摘要】本技术公开了一种基于MCU和FPGA的8路无刷直流电机驱动电路，包括由CAN驱动电路、MCU模块、FPGA模块、8路无刷直流电机驱动电路；所述的CAN通信电路通过CAN总线接口与MCU模块的CAN总线接口相连，MCU模块通过FSMC总线接口与FPGA模块的普通IO口相连，FPGA模块通过普通IO口分别与八路无刷直流电机驱动电路的控制口相连；每一路无刷直流电机驱动电路结构完全相同；本技术可以满足改进后的纺织机械设备上多电机控制的要求，相比现有的单电机驱动电路，本驱动电路可实现8路无刷直流电机完全独立可控制，结构简单、工作稳定、成本低，维护使用方便。【专利说明】基于MCU和FPGA的8路无刷直流电机驱动电路
本技术属于电力电子
，具体涉及基于MCU和FPGA的8路无刷直流电机驱动电路。
技术介绍
纱线成型是影响纺纱品质的关键技术，传统的纺织机械设备，如短纤倍捻机、化纤倍捻机、气流纺纱机、加弹机、并纱机、槽筒机、包覆丝机、直捻机等，无论是从国外进口还是国内自主研发，其纱线导轮成型系统均由大量的机械结构组成，它包括齿轮传动机构、凸轮往复机构、齿轮润滑机构、修边装置等，由齿轮箱来驱动横动杆左右横动，从而带动导纱装置让纱线规则均匀地绕在绕线筒上。这些纺机设备均存在以下不足之处:①整套机构由铸铁件组成，体积大，重量重，整机能耗大；检修麻烦，需要耗费大量人力。②机构由许多齿轮传动构成，存在磨损与咬合的问题，磨损大，故障率高；③凸轮往复存在往复速度不能太高的先天不足，导致一些纺织机械由于导丝速度限制而使整机效率低、产量低；④很多高要求成型不能完成，例如需无规则的防叠成型就不能完成；⑤齿轮箱润滑油需频繁更换，一年需更换两次，每次15公斤，在天气寒冷的北方，需要使用专用的防冻润滑油，保养成本高导丝动程相对比较短,一般为170mm — 200mm，若需要再增加动程必须增加齿轮箱的体积和重量；⑦横动的频率不易控制，特别是横动的频率无法与卷绕速率相配合，影响了纱线成品的质量。 国家十二五纺织产业发展规划对纺织产业的节能减排提出了新的更高的要求，整个纺织产业在十二五期间要实现节能20%的目标；同时随着近几年劳动力成本和能源价格的大幅上升，纺织产业正迫切希望加快纺织机械设备的技术进步，应用高效节能电机、电机变频调速技术、电子技术和计算机技术来武装传统的纺机设备，从而大幅度降低纺机设备能耗，同时提高纺机的运行效率和纺织成品的质量。目前，国内正重点研究推进一锭一电机架构一单绽控制的新型纺机设备，通过淘汰齿轮传动、皮带传动，实现纺机设备的高转速、高精度和高效率运行，大幅度降低传动装置的工作能耗；重点研究多电机协调控制技术、纱线张力控制技术、嵌入式工业控制器、工业以太网、CAN现场总线、数控技术等，通过协调控制每绽纱线工作电机的转速，减少能源浪费，同时保持每绽纱线速度的同步性和稳定性，提高纱线成品质量和工作效率。
技术实现思路
本技术针对现有技术的不足，提供了基于MCU和FPGA的8路无刷直流电机驱动电路。 本技术解决技术问题所采取的技术方案: 一种基于MCU和FPGA的8路无刷直流电机驱动电路，包括由CAN驱动电路、MCU模块、FPGA模块、8路无刷直流电机驱动电路； 所述的CAN通信电路通过CAN总线接口与MCU模块的CAN总线接口相连，MCU模块通过FSMC总线接口与FPGA模块的普通1 口相连，FPGA模块通过普通1 口分别与八路无刷直流电机驱动电路的控制口相连；每一路无刷直流电机驱动电路结构完全相同； 所述的一路无刷直流电机驱动电路，包括二十三个电阻、六个无极性电容、四个二极管、四个MOS管、一片集成驱动芯片Ul和一个八针接插件Pl ； 集成驱动芯片Ul的VCC脚接系统电源+5V，VSS脚与第十二电阻R12的一端、第十三电阻R13的一端连接并接系统电源地GND，面兩脚与第一电阻Rl的一端连接，Η?Ν2脚与第二电阻R2的一端连接，_脚与第三电阻R3的一端连接，Ε?Μ脚与第四电阻R4的一端连接，LIN2满卩与第五电阻R5的一端连接，LIN3脚与第六电阻册的一端连接， FAULT脚与第七电阻R7的一端、第十电阻RlO的一端相连，FLT CLR脚与第八电阻R8的一端连接，SD脚与第九电阻R9的一端连接，ITRIP脚与第四二极管D4的负极连接，CAO脚与第i^一电阻Rll的一端、FPGA模块的一个普通1 口相连，CA-脚与第i^一电阻Rll的另一端、第十二电阻R12的另一端连接，CA+脚与第十四电阻R14的一端、第十三电阻R13的另一端、集成驱动芯片Ul的COM脚、第二 MOS管Q2的源极、第四MOS管Q4的源极、第六MOS管Q6的源极连接，VBl脚与第一二极管Dl的负极、第一无极性电容Cl的一端连接，HOl脚与第十五电阻R15的一端连接,VSl与第一无极性电容Cl的另一端、第一 MOS管Ql的源极、第二 MOS管Q2的漏极、八针接插件Pl的I脚连接，VB2脚与第二二极管D2的负极、第二无极性电容C2的一端连接，H02脚与第十六电阻R16的一端连接，VS2与第二无极性电容C2的另一端、第三MOS管Q3的源极、第四MOS管Q4的漏极、八针接插件Pl的2脚连接，VB3脚与第三二极管D3的负极、第三无极性电容C3的一端连接，H03脚与第十七电阻R17的一端连接，VS3与第三无极性电容C3的另一端、第五MOS管Q5的源极、第六MOS管Q6的漏极、八针接插件的3脚Pl连接，LOl脚与第十八电阻R18的一端连接，L02脚与第十九电阻R19的一端连接，L03脚与第二十电阻R20的一端连接；第一电阻Rl的另一端、第二电阻R2的另一端、第三电阻R3的另一端、第四电阻R4的另一端、第五电阻R5的另一端、第六电阻R6的另一端分别与FPGA模块的六个普通1 口连接；第七电阻R7的另一端、第八电阻R8的另一端、第九电阻R9的另一端分别与FPGA模块的三个普通1 口连接；第十四电阻R14的另一端与第四二极管D4的负极连接；第十电阻RlO的另一端接系统电源+5V ;第一二极管Dl的正极与第二二极管D2的正极、第三二极管D3的正极连接并接系统电源+5V ;第十五电阻R15的另一端与第一 MOS管Ql的栅极连接；第十六电阻R16的另一端与第三MOS管Q3的栅极连接；第十七电阻R17的另一端与第五MOS管Q5的栅极连接；第十八电阻R18的另一端与第二 MOS管Q2的栅极连接；第十九电阻R19的另一端与第四MOS管Q4的栅极连接；第二十电阻R20的另一端与第六MOS管Q6的栅极连接；第一 MOS管Ql的漏极与第三MOS管Q3的漏极、第五MOS管Q5的漏极连接并接系统电源+24V ;八针接插件Pl的4脚与第二十一电阻R21的一端连接，5脚与第二十二电阻R22的一端连接，6脚与第二十三电阻R23的一端连接，7脚接系统电源+5V，8脚接系统电源地GND;第二十一电阻R21的另一端与第四无极性电容C4的一端、FPGA模块的一个普通1连接；第二十二电阻R22的另一端与第五无极性电容C5的一端、FPGA模块的一个普通1连接；第二十三电阻R23的另一端与第六无极性电容C6的一端、FPGA模块本文档来自技高网...
【技术保护点】
基于MCU和FPGA的8路无刷直流电机驱动电路，包括由CAN驱动电路、MCU模块、FPGA模块和8路无刷直流电机驱动电路；其特征在于：所述的CAN通信电路通过CAN总线接口与MCU模块的CAN总线接口相连，MCU模块通过FSMC总线接口与FPGA模块的普通IO口相连，FPGA模块通过普通IO口分别与八路无刷直流电机驱动电路的控制口相连；每一路无刷直流电机驱动电路结构完全相同；所述的一路无刷直流电机驱动电路，包括二十三个电阻、六个无极性电容、四个二极管、四个MOS管、一片集成驱动芯片U1和一个八针接插件P1；集成驱动芯片U1的VCC脚接系统电源+5V，VSS脚与第十二电阻R12的一端、第十三电阻R13的一端连接并接系统电源地GND，脚与第一电阻R1的一端连接，脚与第二电阻R2的一端连接，脚与第三电阻R3的一端连接，脚与第四电阻R4的一端连接，脚与第五电阻R5的一端连接，脚与第六电阻R6的一端连接，脚与第七电阻R7的一端、第十电阻R10的一端相连，脚与第八电阻R8的一端连接，SD脚与第九电阻R9的一端连接，ITRIP脚与第四二极管D4的负极连接，CAO脚与第十一电阻R11的一端、FPGA模块的一个普通IO口相连，CA‑脚与第十一电阻R11的另一端、第十二电阻R12的另一端连接，CA+脚与第十四电阻R14的一端、第十三电阻R13的另一端、集成驱动芯片U1的COM脚、第二MOS管Q2的源极、第四MOS管Q4的源极、第六MOS管Q6的源极连接，VB1脚与第一二极管D1的负极、第一无极性电容C1的一端连接，HO1脚与第十五电阻R15的一端连接，VS1与第一无极性电容C1的另一端、第一MOS管Q1的源极、第二MOS管Q2的漏极、八针接插件P1的1脚连接，VB2脚与第二二极管D2的负极、第二无极性电容C2的一端连接，HO2脚与第十六电阻R16的一端连接，VS2与第二无极性电容C2的另一端、第三MOS管Q3的源极、第四MOS管Q4的漏极、八针接插件P1的2脚连接，VB3脚与第三二极管D3的负极、第三无极性电容C3的一端连接，HO3脚与第十七电阻R17的一端连接，VS3与第三无极性电容C3的另一端、第五MOS管Q5的源极、第六MOS管Q6的漏极、八针接插件的3脚P1连接，LO1脚与第十八电阻R18的一端连接，LO2脚与第十九电阻R19的一端连接，LO3脚与第二十电阻R20的一端连接；第一电阻R1的另一端、第二电阻R2的另一端、第三电阻R3的另一端、第四电阻R4的另一端、第五电阻R5的另一端、第六电阻R6的另一端分别与FPGA模块的六个普通IO口连接；第七电阻R7的另一端、第八电阻R8的另一端、第九电阻R9的另一端分别与FPGA模块的三个普通IO口连接；第十四电阻R14的另一端与第四二极管D4的负极连接；第十电阻R10的另一端接系统电源+5V；第一二极管D1的正极与第二二极管D2的正极、第三二极管D3的正极连接并接系统电源+5V；第十五电阻R15的另一端与第一MOS管Q1的栅极连接；第十六电阻R16的另一端与第三MOS管Q3的栅极连接；第十七电阻R17的另一端与第五MOS管Q5的栅极连接；第十八电阻R18的另一端与第二MOS管Q2的栅极连接；第十九电阻R19的另一端与第四MOS管Q4的栅极连接；第二十电阻R20的另一端与第六MOS管Q6的栅极连接；第一MOS管Q1的漏极与第三MOS管Q3的漏极、第五MOS管Q5的漏极连接并接系统电源+24V；八针接插件P1的4脚与第二十一电阻R21的一端连接，5脚与第二十二电阻R22的一端连接，6脚与第二十三电阻R23的一端连接，7脚接系统电源+5V，8脚接系统电源地GND；第二十一电阻R21的另一端与第四无极性电容C4的一端、FPGA模块的一个普通IO连接；第二十二电阻R22的另一端与第五无极性电容C5的一端、FPGA模块的一个普通IO连接；第二十三电阻R23的另一端与第六无极性电容C6的一端、FPGA模块的一个普通IO连接；第四无极性电容C4的另一端与第五无极性电容C5的另一端、第六无极性电容C6的另一端连接并接系统电源地GND；所述的CAN驱动电路，包括四个无极性电容、一个电阻、一个DC/DC电源隔离模块U2、一片自带隔离的CAN收发器U3、一片CAN总线ESD保护二极管U4和一个四针接插件P2；DC/DC电源隔离模块U2的VIN脚与第七无极性电容C7的一端、第八无极性电容C8的一端连接并接系统电源+5V，GND脚与第七无极性电容C7的另一端、第八无极性电容C8的另一端连接并接系统电源地GND，+VO脚与第九无极性电容C9的一端、第十无极性电容C10的一端连接并作为隔离电源CAN_5V的输出端，OV脚与第九无极性电容C9的另一端、第十无极性电容C10的另一端连接并接隔离地CAN_GND；自带隔离的CAN收发器...
【技术特征摘要】
【专利技术属性】
技术研发人员：高明煜，刘云飞，黄继业，曾毓，何志伟，
申请(专利权)人：杭州电子科技大学，
类型：新型
国别省市：浙江;33
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