时延计时设备、管理多个时延的方法及延迟多个数据包的装置制造方法及图纸

本发明专利技术公开了一种对多个时延进行计时的时延计时设备(1)，包括时延时钟(2)，时延时钟(2)包括多个时钟存储器(3、3a、3b、3c)，其中，所述多个时钟存储器(3、3a、3b、3c、3d)与时延时钟值的多个位位置相对应；时延存储器(4)，用于存储所述多个时延(5、5a、5b、5c、5d、5e、5-i)；时延逻辑单元(6)，用于通过将新时延(5、5a、5b、5c、5d、5e、5-i)存储到所述时延存储器(4)来添加所述新时延，并通过以下方法对所述新时延(5、5a、5b、5c、5d、5e、5-i)进行计时：将所述新时延(5、5a、5b、5c、5d、5e、5-i)耦合到与所述新时延(5、5a、5b、5c、5d、5e、5-i)的时延值的非零最高位位置相对应的时钟存储器(3、3a、3b、3c)，然后根据所述新时延(5、5a、5b、5c、5d、5e、5-i)的时延值将所述新时延耦合到与所述时延值的下一个次高位位置相对应的时钟存储器(3、3a、3b、3c)，并在所述新时延到期时生成时延信号(19)。本发明专利技术进一步公开了一种方法和装置。

【技术实现步骤摘要】
【国外来华专利技术】时延计时设备、管理多个时延的方法及延迟多个数据包的装置
本专利技术总体上涉及电子设备中的时钟或计时器，尤其是针对数据网络，更具体地涉及对多个时延(apluralityofdelays)进行计时的时延计时器(delaytimer)、管理多个时延的方法以及延迟多个数据包(delayingapluralityofdatapackets)的装置。
技术介绍
现代电子设备中，时钟或定时器用于完成各种任务。例如，现代数据网络中，数据整形(datashaping)需要时钟或计时器。数据整形需平滑流量突发，以控制和限定接收单元处的数据包队列以及执行服务提供商和客户之间的合约。在流量整形应用(trafficshapingapplications)中测量到来的流量(incomingtraffic)，一旦超过为数据流量定义的一定限度，便阻留或延迟到来的流量以在最小突发量下保持稳定的数据速率。这种流量整形器(trafficshaper)通过使用计时器对各个单一的数据包的时延进行计时，或对一个数据包流队列中的时延进行计时，管理数据包的时延。当计时器显示时延已到期时，便将相应流量从延迟的数据包队列中传输出去。极高带宽应用中的流量整形器可在任何给定的时间延迟数以百万计的数据包或流队列。将硬件计时器用于所有延迟的数据包或流队列可实现对较少时延的管理。但是，对于数以百万计的时延，计数器的数量及如触发电路(flipflops)等集成电路的量(theamountofintegratedcircuitry)将显著增加。这将增加能耗和设备成本，从而导致这种流量整形器经济效益不佳。因此，对于大量时延，已开发出对这些时延进行计时的方法，包括处理器和用于存储所述时延的数据存储器。在这种流量整形器中，时延值(delayvalue)存储在存储器中，该时延值不断递减，直至为0。如果时延值达到0，则该时延到期，进而传输数据包或允许流队列发送流量。在这种流量整形器中，时延值每一次递减时，都需要对该存储器进行读写访问，然后进行与0相比较的操作。如果时延值的范围为0到1000，在最坏的情况下，需针对每个时延对该存储器进行1000次读写访问。这样，当用于大量数据包或流队列时，就会产生性能瓶颈。因此开发出用于减少管理时延而需要的计算量的方法。一种方法包括计算时延值的多个单一的位及其对应的速率(countingthesingledigitsofadelayvaluewiththeircorrespondingrate)。例如，值为987的时延可计数为9个百位步(hundreds-steps)、8个十位步(tens-steps)和7个个位步(ones-steps)。这样，所需计算量减少到所述时延值的多个位的总和。但是，根据定时器的个数和数以百万计的时延的时延值范围，该处理仍可能达到较高值，从而引发性能问题。
技术实现思路
本专利技术的目的在于提供用于有效管理多个数据包的时延的方法。根据本专利技术第一方面，本专利技术上述目的由对多个时延进行计时的时延计时设备来实现。所述时延计时设备包括：包括多个时钟存储器(anumberofclockmemories)的时延时钟(delayclock)，其中，所述多个时钟存储器与时延时钟值(delayclockvalue)的多个位位置(digitpositions)相对应；时延存储器，用于存储所述多个时延；时延逻辑单元(delaylogicunit)，用于通过将新时延存储到所述时延存储器来添加所述新时延，并通过以下方法对所述新时延进行计时：将所述新时延耦合到与所述新时延的时延值的非零最高位位置(mostsignificantdigitposition)相对应的时钟存储器，然后根据所述新时延的时延值将所述新时延耦合到与所述时延值的下一个次高位位置(nextlesssignificantdigitposition)相对应的时钟存储器，并在所述时延到期时生成时延信号(delaysignal)。本专利技术提供一种时延计时器，能够对时延进行计时，且只需要经过少量计算。为了对时延进行计时，在最坏的情况下，所述时延计时器需在该单一时延上针对时延值的每一位运行一次。例如，在一个较佳实施例中，如果所述时延以个位为0的时延时钟值结束，如220，所述时延计时器只需要在所述时延上针对百位和十位运行。这样，所述时延计时器仅需在所述时延上运行两次，便可对所述时延进行计时。进一步地，本专利技术提供一种时延计时器，可在需要时仅通过添加或移除时钟存储器，便能适应不同的时延时钟值规格。在本专利技术第一方面提供的所述时延计时设备的第一可能实现方式中，每个时钟存储器包括为所述时延计时设备使用的数字系统中的每位(everydigit)提供的至少一个存储块(memoryblock)；所述时延时钟包括为每个时钟存储器提供的一个指针，所述指针用于指向存储块，所述存储块表示在指示相应的时钟存储器的位位置的实际时延时钟值(actualdelayclockvalue)。在相应的最优实现方式中，使用指针表示所述实际时延时钟值，则通过增加单个指针的值，便可计算出所述时延时钟值，且不需要进行复杂的计算。进一步地，本专利技术提供的时延计时器可使用任何适用于某个执行环境的数字系统。在最优实现方式中，如果所述时延计时器使用十进制数字系统，所述时钟存储器中需要有至少10个存储块。因此，在最优实现方式中，如果所述时延计时器使用十六进制数字系统，所述时钟存储器中需要有至少16个存储块。在最优实现方式中，对于八进制数字系统，所述时钟存储器中需要有至少8个存储块。在本专利技术第一方面提供的时延计时设备的第一可能实现方式的第二可能实现方式中，所述时延计时器的基本时间间隔(basictimeinterval)表示与所述时延时钟的最低位位置(theleastsignificantdigitposition)的一个位增量(onedigitincrement)相对应的时步(timestep)，所述时延时钟包括时钟逻辑单元，其中，所述时钟逻辑单元用于在每个基本时间间隔后对指向所述时延时钟的最低位位置的指针进行增量，所述时钟逻辑单元还用于在指向所述数字系统中最高位(thehighestdigit)的存储块的指针被增量时，重设每个指针，使其指向所述数字系统中最低位的存储块，所述时钟逻辑单元还用于同时对指向下一个更高位位置(thenextmoresignificantdigitposition)的指针进行增量，使其指向下一个存储块，从而提供一种可以通过很少计算量进行管理的时延时钟。仅对指针进行“+1”的操作，便可更新实际时延时钟值，而且使用简单的“if”从句，便可检查是否需要重设指针，无需进行复杂的运算。在本专利技术第一方面提供的时延计时设备的第一或第二实现方式的第三可能实现方式中，所述时延逻辑单元进一步用于通过将存储的新时延耦合到指示所述存储新时延的时延值的非零最高位位置的时钟存储器，添加所述新时延，其中，所述存储的新时延与所述时钟存储器的存储块相关联，所述存储块是在添加所述存储的新时延时相应指针所指向的位置上的存储块，所述相应指针被增量，增量为所述存储的新时延的时延值的非零最高位位置表示的步数加上所述存储的新时延的时延值的多个次高位位置上的多个位与所述实际本文档来自技高网...

【技术保护点】
一种对多个时延进行计时的时延计时设备(1)，其特征在于，包括：时延时钟(2)，包括多个时钟存储器(3、3a、3b、3c)，其中，所述多个时钟存储器(3、3a、3b、3c、3d)与时延时钟值的多个位位置相对应；时延存储器(4)，用于存储所述多个时延(5、5a、5b、5c、5d、5e、5‑i)；时延逻辑单元(6)，用于通过将新时延(5、5a、5b、5c、5d、5e、5‑i)存储到所述时延存储器(4)来添加所述新时延，并通过以下方法对所述新时延(5、5a、5b、5c、5d、5e、5‑i)进行计时：将所述新时延(5、5a、5b、5c、5d、5e、5‑i)耦合到与所述新时延(5、5a、5b、5c、5d、5e、5‑i)的时延值的非零最高位位置相对应的时钟存储器(3、3a、3b、3c)，然后根据所述新时延(5、5a、5b、5c、5d、5e、5‑i)的时延值将所述新时延耦合到与所述时延值的下一个次高位位置相对应的时钟存储器(3、3a、3b、3c)，并在所述新时延到期时生成时延信号(19)。

【技术特征摘要】
【国外来华专利技术】1.一种对多个时延进行计时的时延计时设备，其特征在于，包括：时延时钟，包括多个时钟存储器，其中，所述多个时钟存储器与时延时钟值的多个位位置相对应；时延存储器，用于存储所述多个时延；时延逻辑单元，用于通过将新时延存储到所述时延存储器来添加所述新时延，并通过以下方法对所述新时延进行计时：将所述新时延耦合到与所述新时延的时延值的非零最高位位置相对应的时钟存储器，然后根据所述新时延的时延值将所述新时延耦合到与所述时延值的下一个次高位位置相对应的时钟存储器，并在所述新时延到期时生成时延信号，所述新时延采用十进制；每个时钟存储器包括为所述时延计时设备使用的数字系统中的每位提供的至少一个存储块；所述时延时钟包括为每个时钟存储器提供的一个指针；所述指针用于指向存储块，所述存储块表示在指示相应时钟存储器的位位置的实际时延时钟值；所述时延计时器的基本时间间隔表示与所述时延时钟的最低位位置的一个位增量相对应的时步；所述时延时钟包括时钟逻辑单元；所述时钟逻辑单元用于在每个基本时间间隔后对指向所述时延时钟的最低位位置的指针进行增量；所述时钟逻辑单元还用于在指向所述数字系统中最高位的存储块的指针被增量时，重设每个指针，使其指向所述数字系统中最低位的存储块，所述时钟逻辑单元还用于同时对指向下一个更高位位置的指针进行增量，使其指向下一个存储块；每个时钟存储器包括一个附加存储块，所述附加存储块位于指示所述数字系统的最高位的存储块之后；所述时钟逻辑单元还用于在指向所述附加存储块的指针被增量时，重设每个指针，使其指向所述数字系统中最低位的存储块，所述时钟逻辑单元还用于同时对指向下一个更高位位置的指针进行增量，使其指向下一个存储块；所述时延逻辑单元用于，当将时延耦合到存储块时，通过所述附加存储块补偿小于所述时延时钟的基本时间间隔的系统时钟间隔。2.一种对多个时延进行计时的时延计时设备，其特征在于，包括：时延时钟，包括多个时钟存储器，其...

【专利技术属性】
技术研发人员：所罗门·里奇，倪思慕·丹格，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东;44