锁相环电路制造技术

本申请公开了一种锁相环（PLL）电路，其用于通过锁相环来产生与外部时钟同步的生成时钟。所述PLL电路包括第一检测器和测量装置，第一检测器用于检测生成时钟是否与外部时钟同步，所述测量装置用于测量外部时钟从上升到下降的高电平时间和外部时钟从下降到上升的低电平时间中的至少一个。在生成时钟与外部时钟同步的情况下，当检测到高电平时间或低电平时间的波动变为等于或大于预定值时，PLL电路将生成时钟的频率固定为在这个时间点输出的频率，并且持续输出具有固定频率的生成时钟。

【技术实现步骤摘要】
锁相环电路
本专利技术涉及产生用于数字音频信号处理的采样时钟的数字锁相环（PLL)电路，更 具体而言，涉及允许对这样的装置进行持续操作的PLL电路，该装置即使在在外部时钟中 检测到异常时，也尽可能利用从该PLL电路输出的生成时钟。
技术介绍
专利文献1 (PTL1)公开了一种产生用于数字音频信号处理的采样时钟的数字锁 相环（PLL)电路。该PLL电路从外部接收与数字音频信号一起提供的采样时钟(外部时钟)， 并且生成与外部时钟同步并具有稳定频率的采样时钟。将生成时钟提供给各种音频信号处 理电路(数字信号处理（DSP)、数字/模拟（D/A)转换器、模拟/数字（A/D)转换器、和网络 输入输出接口（I/O)等等)，并且在这些电路中，与生成时钟同步地执行各种音频信号处理 (信号处理、D/A转换、A/D转换、传输、以及接收等等)。经常将这样的PLL电路与音频信号 处理电路一起结合在包括音频信号处理电路的音频装置的壳体中，但也可独立于音频装置 来提供PLL电路。 引用列表 专利文献 PTL1 JP4606533B2
技术实现思路
在PTL1的技术中，当检测到事件(例如丢失外部时钟的输入、丢失外部时钟与 内部时钟的同步或外部时钟的频率范围改变）时，PLL电路判断外部时钟已发生异常， 并将PLL电路的基准信号从外部时钟切换到内部时钟以继续操作。在这种情况下，存在当 执行从外部时钟到内部时钟的切换时必须暂时使音频信号静音的问题。 此外，在对上述有关外部时钟的异常的判断中会存在时间延迟，且已经存在这样 的缺陷：从外部时钟发生异常直到判断出该异常的发生，生成时钟的频率会一直波动。 本专利技术的目的在于提供一种PLL电路，该PLL电路即使在检测到外部时钟中的异 常时也会尽可能地抑制生成时钟的频率波动，并且能够尽可能地持续输出音频信号而不用 将音频信号静音。 为了达到这个目的，本专利技术的PLL电路是一种用于接收外部时钟及用于产生生成 时钟的锁相环（PLL)电路，所述外部时钟是从外部与数字音频信号一起提供的采样时钟，所 述生成时钟是与所述外部时钟同步的采样时钟，所述PLL电路包括：第一检测器，其用于检 测所述生成时钟的相位与所述外部时钟的相位是否同步；测量装置，其用于测量所述外部 时钟从上升到下降的高电平时间和所述外部时钟从下降到上升的低电平时间中的至少之 一；第二检测器，其用于基于由所述测量装置当前测量到的高电平时间或低电平时间和由 所述测量装置之前测量到的高电平时间或低电平时间来检测在预定水平或更高水平处的 所述高电平时间或所述低电平时间出现的波动；以及保持装置，其用于在当所述第二检测 器在所述第一检测器检测到所述生成时钟与所述外部时钟同步的状态下在所述预定水平 或更高水平处检测到所述高电平时间或所述低电平时间出现波动时，将所述生成时钟的频 率固定至在此时间点输出的频率，并且持续输出具有该固定频率的生成时钟。 在这样的PLL电路中，可以构思所述PLL电路进一步包括静音判断装置，当所述保 持装置持续输出具有所述固定频率的生成时钟时，该静音判断装置输出用于指示对所述音 频信号的静音进行解除的信号作为静音信号。 还可以构思所述PLL电路进一步包括：频率判断装置，其用于判断所述外部时钟 的频率是否包含在由用户设置的任意数目的频率范围中的任意一个频率范围之内；和静音 判断装置，其用于（a)当所述保持装置持续输出具有所述固定频率的生成时钟时，输出用于 指示对所述音频信号的静音进行解除的信号作为静音信号；(b)当所述频率判断装置判断 出所述外部时钟的频率不包含在所述频率范围中的任意一个频率范围之内时或者变化到 所述频率范围中的另一个不同频率范围时，输出指示使所述音频信号静音的信号作为所述 静音信号；以及（c)在除上述（a)和（b)以外的其它情况中，保持所述静音信号的当前值不 变。 还可以构思当所述频率判断装置判断出所述外部时钟的频率包含在所述频率范 围中的任意一个频率范围之内时，所述保持装置停止输出具有所述固定频率的生成时钟， 并且通过锁相环重新开始相位跟随操作。 根据本专利技术，即使在外部时钟中出现异常时，通过比较高电平时间或低电平时间 可以快速地检测到该异常，因此，可以非常迅速地将PLL电路切换至输出具有固定频率的 生成时钟的状态。另外，当在外部时钟中检测到异常时，可快速地固定生成时钟的频率而会 不引起生成时钟的频率的波动，从而不必在此期间使音频信号静音。因此，即使当在外部时 钟中检测到异常时，也可以尽可能地持续输出音频信号而不执行对音频信号的静音。 【附图说明】 图1是本专利技术实施例的PLL电路的结构示意图； 图2是由时钟宽度检测单元检测到的时间长度的说明性示意图； 图3是本实施例的PLL电路的状态转移示意图； 图4是应用本实施例PLL电路的音频装置的总体示意图。 【具体实施方式】 以下将使用说明书附图对本专利技术的实施例进行描述。 图1是本专利技术实施例的PLL电路的结构示意图。 相位差检测单元(第一检测器）101检测从外部提供的采样时钟(外部时钟)与在振 荡单元103中产生的采样时钟（生成时钟）之间的相位差，并且输出表明该相位差的相位差 信号(带有指数的数字值)。低通滤波器102基于相位差信号输出表示振荡时钟的频率的频 率信号。低通滤波器102增加或减小该频率信号的幅度使得生成时钟的相位跟随外部时钟 的相位，从而减小检测到的相位差。通过设置给低通滤波器102的时间常数来确定相位跟 随速率。可以将该时间常数设置为从快速跟随速率到慢速跟随速率的多个梯级。当不执行 相位跟随时，不管来自相位差检测单元101的相位差信号如何，低通滤波器102都输出具有 固定值的频率信号。振荡单元103进行振荡并且输出频率与从低通滤波器102输出的频率 信号相对应的生成时钟。振荡单元103实际上是与采样时钟同步的累加器，并且在每个采 样周期，累加频率信号的值并从最高有效位输出载波信号作为生成时钟。而且，对生成时钟 进行累加的累加器可用于分割生成时钟。 锁定判断单元104通过直接比较生成时钟和外部时钟来判断生成时钟的相位是 否与外部时钟的相位同步。取代直接比较，还可基于从相位差检测单元101输出的相位差 信号(虚线箭头111)来进行上述判断。当多个时钟内确认到连续同步时，锁定判断单元104 输出锁定信号1，否则输出锁定信号0。当输入锁定信号〇时，（由于这意味着生成时 钟与外部时钟之间的相位差的绝对值很大）低通滤波器102改变低通滤波器102的时间常 数以控制频率信号，使得生成时钟与外部时钟之间的相位差以尽可能高的跟随速率变小。 另外，当输入锁定信号1时，（由于这意味着生成时钟与外部时钟之间的相位差的绝对值 小于预定值且生成时钟与外部时钟相互同步)，低通滤波器102改变低通滤波器102的时间 常数以控制频率信号，使得生成时钟慢慢地跟随外部时钟。 对于这种PLL电路，用户预先设置PLL电路跟随的频率范围。举例而言，准备了 三个频率范围作为频率范围，即：三个特定频率44. 1ΚΗζ、48ΚΗζ和96KHz作为中心频率的 ±5%的范围。用户指定这些特定频率中的本文档来自技高网...

【技术保护点】
一种锁相环电路，其接收外部时钟并产生生成时钟，所述外部时钟是从外部与数字音频信号一起提供的采样时钟，所述生成时钟是与所述外部时钟同步的采样时钟，所述锁相环电路包括：第一检测器，其检测所述生成时钟的相位是否与所述外部时钟的相位同步；测量装置，其测量所述外部时钟从上升到下降的高电平时间和所述外部时钟从下降到上升的低电平时间中的至少一个；第二检测器，其基于所述测量装置当前测量到的高电平时间或低电平时间和所述测量装置之前测量到的高电平时间或低电平时间来检测在预定电平或更高电平处的所述高电平时间或所述低电平时间出现的波动；以及保持装置，在所述第二检测器在所述第一检测器检测到所述生成时钟与所述外部时钟同步的状态下在所述预定电平或更高电平处检测到所述高电平时间或所述低电平时间出现波动时，所述保持装置将所述生成时钟的频率固定为在此时间点输出的频率，并且持续输出具有该固定频率的生成时钟。

【技术特征摘要】
2013.03.23 JP 2013-0611901. 一种锁相环电路，其接收外部时钟并产生生成时钟，所述外部时钟是从外部与数字 音频信号一起提供的采样时钟，所述生成时钟是与所述外部时钟同步的采样时钟，所述锁 相环电路包括： 第一检测器，其检测所述生成时钟的相位是否与所述外部时钟的相位同步； 测量装置，其测量所述外部时钟从上升到下降的高电平时间和所述外部时钟从下降到 上升的低电平时间中的至少一个； 第二检测器，其基于所述测量装置当前测量到的高电平时间或低电平时间和所述测量 装置之前测量到的高电平时间或低电平时间来检测在预定电平或更高电平处的所述高电 平时间或所述低电平时间出现的波动；以及 保持装置，在所述第二检测器在所述第一检测器检测到所述生成时钟与所述外部时钟 同步的状态下在所述预定电平或更高电平处检测到所述高电平时间或所述低电平时间出 现波动时，所述保持装置将所述生成时钟的频率固定为在此时间点输出的频率，并且持续 输出具有该固定频率的生成时钟。2. 根据权利要求1所述的锁相环电路，进一步...

【专利技术属性】
技术研发人员：佐原拓也，
申请(专利权)人：雅马哈株式会社，
类型：发明
国别省市：日本;JP