多核处理的系统及方法技术方案

描述了一个异步多核共同调试系统的方法（200,600）及装置（100,500）。调试信号（133,134,135,136）从多个处理器内核（101,102,103，104）同步（602,204,205,206,207）到一个共同定时域（141,101）。在一个共同定时间隔期间在所述多个处理器内核内完成的处理被跟踪（606）。一个单一调试工具链被用于（609）提供调试结果以响应于在所述共同定时间隔期间跟踪在所述多个处理器内核内完成的处理。

【技术实现步骤摘要】
【专利摘要】描述了一个异步多核共同调试系统的方法（200,600）及装置（100,500）。调试信号（133,134,135,136）从多个处理器内核（101,102,103，104）同步（602,204,205,206,207）到一个共同定时域（141,101）。在一个共同定时间隔期间在所述多个处理器内核内完成的处理被跟踪（606）。一个单一调试工具链被用于（609）提供调试结果以响应于在所述共同定时间隔期间跟踪在所述多个处理器内核内完成的处理。【专利说明】
本公开通常涉及信息处理系统，更具体地说，涉及用于处理系统的调试技术。
技术介绍
当调试异质多核处理器的时候，使用了不同工具套件，其中不同工具套件之间没有互连。异质多核处理器包括处理系统，其中处理器内核不都是相同的。作为一个例子，一个异质多核处理器可能包括不同类型的处理器内核。例如，一个或多个处理器内核可朝向通用目的处理，而一个或多个处理器内核可被优化为用于一个特定应用程序，例如，数字信号处理。 【专利附图】【附图说明】 通过参考附图，本专利技术可被更好地理解，并且其各种特征和优点对于本领域所属技术人员来说将是显而易见的。 图1是根据至少一个实施例，说明一个系统合并调试装置的方框图。 图2是根据至少一个实施例，说明一种用于调试的方法的流程图。 图3是根据至少一个实施例，说明一个系统互连和多个处理器内核之间的时间关系的指示流程时序图。 图4是根据至少一个实施例，说明一个系统互连和多个处理器内核之间的时间关系的时序图。 图5是根据至少一个实施例，说明一个可被使用的处理系统的方框图。 图6是根据至少一个实施例，说明一种用于给多个处理器内核提供调试能力的方法的流程图。 不同附图中使用的相同参考符号表示相似或相同的物件。 【具体实施方式】 描述了一种用于一个异质多核共同调试系统的方法及装置。可以包括异质内核的调试信号从一组多个处理器内核同步到一个共同定时域。在一个共同定时间隔期间在所述多个处理器内核内完成的处理被跟踪。一个单一调试工具链被用于提供调试结果以响应于在所述共同定时间隔期间跟踪在所述多个处理器内核内完成的处理。一个调试工具链包括一些元件以从一个处理器内核内获得调试信号以及给一个调试接口提供调试消息。根据至少一个实施例，一个调试工具链可能包括被连接到调试接口的外部调试器。根据至少一个实施，在共同定时间隔期间跟踪在所述多个处理器内核内完成的处理包括跟踪在共同定时间隔期间由所述多个处理器内核内完成的处理器间通信(IPC)和程序代码指令，以及由所述多个处理器内核内完成的处理的顺序包括完成的处理器间通信(IPC)和完成的程序代码指令的顺序。这样的跟踪可以例如通过监测被执行，其中参考了一个共同定时域、在共同定时间隔期间在所述多个处理器内核内完成的IPC和程序代码指令。作为一个例子，一个调试模块可以根据一个共同定时域来对IPC和程序代码指令加时间戳的情况，其中所述定时域可例如是一个被指定为一个主处理器内核的一个处理器内核的一个定时域。通过根据处理顺序分析这些IPC和程序代码指令，可能够获得多个处理器内核的操作的一个时间上关联表征，其中这些处理顺序根据参考了一个共同定时域的时间戳。 启动了使用一个常用工具来监测可是异质的处理器内核之间的处理器间通信(IPC)(其中至少一个处理器是一种不同于至少一个其它处理器的类型)。即使异质处理器内核也是彼此异步(在不能保证至少一个处理器内核的至少一个时钟源与至少一个其它处理器内核的至少一个时钟源的相位和时间的恒定关系的情况下)，共同时间戳信息被提供以允许确定不同内核之间的处理的交互作用。由于对每一个单独内核使用了多种工具和调试探索，这将会是昂贵的，并且对于抑制消费/嵌入式器件可是高成本的，排除对多种工具和调试探索的需要可以减少支出并简化操作。此外，使用多种工具可以复杂化所涉及的工作，所以避免对多种工具的需要可以减少和简化工作。 在一个实施例中，调试系统允许异质或同质、异步或同步的同时调试，多个处理器内核使用单一调试接口和单一调试器。例如，调试系统可被用于调试片上系统(SoC)，其包括可编程的微控制器单元(MCU)和可编程的专用执行单元(SEU)，其中MCU和SEU可能都有用于执行程序代码的处理器内核，但MCU和SEU可在结构和功能上彼此不同(例如，异质)。例如，MCU可是通用处理器，而SEU可专用于专用处理功能，例如数字信号处理(DSP)。根据至少一个实施例，不仅提供了调试多个潜在地异质、潜在地异步的处理器内核的能力，而且还提供了调试这些处理器内核之间的处理器间通信(IPC)的能力。通过允许单一调试工具链被用于调试异质多核处理结构，提供有效的调试功能的整体成本可以被降低。正如本专利技术所使用的，异质描述了表现出彼此不同种差异的处理器内核。作为例子，异质处理器内核可能利用不同指令集、可能使用不同调试协议、可能有不同处理器能力，或者可能有不同处理器架构。 提供了跟踪了在参考一个共同定时间隔点(通常来自于一个主互连结构)的共同定时间隔内完成的处理的单一调试工具链，其中由所述多个处理内核执行的处理是同步的，以便处理器间通信(IPC)以及可编程的处理元件的程序代码可以有效地被调试。共同定时间隔点提供了一个参考，以便跟踪数据可以重新生成与用于IPC的定时和同步内完成的处理。当调试IPC或单独处理器以及基于在共同定时间隔内完成的来调试数据的时候，调试器将处理作为单独管线阶段。通过将处理作为单独管线阶段，调试器跟踪了被不同处理器内核作为单独指令代码流处理的指令代码流，但是，由于还跟踪了处理内核之间的IPC，调试器能够跟踪关系，例如，这些单独指令代码流之间的依赖关系。由于处理器可是异步的，完成的处理可能包括在一个完整系统互连周期的一个处理器周期内完成的处理，其中完整系统互连周期结束了共同定时间隔。通过提供一个为所有处理器内核共用的单一调试控制接口，调试器到目标处理结构的连接被简化。利用一个单一调试工具链提供调试结果以响应于在一个共同定时间隔期间跟踪在处理器内核内完成的处理可是在一个时间上连续单一调试中执行的。 根据至少一个实施例，源自其它处理器内核的调试信号被同步到一个(例如，主器件)处理器内核的处理器内核定时域(例如，一个处理器内核互连)，并且调试其它处理器内核的步骤被执行，以便其它处理器内核的处理器内核周期运行到一个时间点，其中该时间点靠近一个被一个(例如，主器件)处理器内核运行的处理器内核周期数完成的时间点。根据至少一个实施例，在共同定时间隔期间，在多个处理器内核内完成的处理包括在一个(例如，主器件)处理器内核的一个完整互连周期的一个处理器周期内完成的处理。作为一个例子，另一个处理器内核的处理可在一个处理器内核的处理被停止之前在一个处理器的一个处理器周期内停止。作为另一个例子，另一个处理器内核的处理可在一个处理器内核的处理被停止之后在一个处理器的一个处理器周期内停止。作为又一个例子，另一个处理器内核的处理可在一个处理器内核的处理被停止之前或之后停止，这取决于停止另一个处理器内核是否在导致一个处理器内核的处理和另一个处理器内核的处理被停止的点的最靠近时间对准之前或之后。一个共同本文档来自技高网...

【技术保护点】
一种方法，包括：将调试信号从一组多个处理器内核同步到一个共同定时域;以及通过为所述多个处理器内核的所有处理器内核共同的单一调试接口传送基于所述调试信号的调试消息以在共同定时间隔期间跟踪在所述多个处理器内核内完成的处理。

【技术特征摘要】
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【专利技术属性】
技术研发人员：M·L·奥利瓦雷兹，S·J·贝泽尔，R·N·厄尔里奇，R·A·麦克高万，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US