带有基于内部表决的内置自测(BIST)的多核心处理器制造技术

一种方法和电路安排，利用布置在多核心处理器集成电路器件或芯片上的扫描逻辑进行芯片的基于内部表决的内置自测(BIST)。在芯片内部生成测试模式，并将其传送给芯片上的多个处理核心内的扫描链。在芯片上相互比较扫描链输出的测试结果，将多数表决用于识别指示故障处理核心的异常测试结果。可以将故障测试结果中的位位置用于识别扫描链中的故障锁存器和/或故障处理核心中的故障功能单元，以及可以响应该测试自动禁用故障处理核心和/或故障功能单元。

【技术实现步骤摘要】
【国外来华专利技术】带有基于内部表决的内置自测(BIST)的多核心处理器
本专利技术一般涉及数据处理，尤其涉及处理器架构和制造的处理器芯片的内置自测(BIST)。
技术介绍
随着半导体技术在时钟速度的增加方面继续缓慢地越来越接近实际极限，架构师们越来越多地把注意力放在处理器架构的并行技术上来实现性能提高。在集成电路器件，或芯片级上，往往将多个处理器核心布置在同一芯片上，以与独立处理器芯片，或在某种程度上，与完全独立计算机几乎相同的方式起作用。另外，甚至在核心内，通过使用专门管理某些类型的操作的多个执行单元来采用并行技术。在许多情况下也采用流水线技术，以便将可能花费多个时钟周期来执行的某些操作分解成几个阶段，使其它操作能够在较早的操作完成之前开始。还采用多线程技术使多个指令流能够并行地得到处理，使得在任何给定时钟周期中能够执行更综合工作。但是，处理器芯片的复杂性增加的一个后果是所制造芯片的测试明显变得更复杂和耗时。早期集成电路器件往往具有足够的输入/输出引脚使器件的所有相关内部操作都可以得到监视，以保证该器件以其预定方式运行。但是，随着当前设计加入数百万甚至数十亿个晶体管和许多附加高级功能，提供足够的输入/输出连接以实现器件运行的直接监视是不切实际的。为了解决这些局限性，许多集成电路器件现在将边界扫描架构加入器件的逻辑电路中，以提供对器件的许多内部电路的访问。借助于边界扫描架构，将锁存器的一条或多条串行扫描链或扫描路径与器件的外部端口耦合，以及在设计的关键点上将各个锁存器嵌入器件的逻辑电路中。锁存器当未具体配置成起扫描链的作用时，不会另外变更器件的功能。但是，当以特定模式配置锁存器时，锁存器一起起移位寄存器的作用，使得可以将数据从单个源移动到锁存器的链中来模拟不同条件，以及使得可以通过单次输出移出在器件内生成的数据。因此，借助于边界扫描架构，可以经由外部装备记录以及以后访问器件中的各种电路在任何给定时间的当前状态，以核实所制造器件的运行。但是，需要利用外部装备进行集成电路器件的测试可能成为沉重负担，尤其对于大容量零件。由于外部测试接口的相对较低速度，往往必须在进行可能花费几分钟进行的全面测试与以较少时间进行更表面测试和存在将故障零件误识别成好零件的风险之间作出权衡。而且，需要利用外部装备往往妨碍在现场重新测试芯片来确定是否出现了新故障。因此，在本领域中一直相当需要有效地和成本划算地测试像处理器芯片等那样的集成电路器件的方式。
技术实现思路
本专利技术通过提供利用布置在多核心处理器集成电路器件或芯片上的扫描逻辑进行芯片的基于内部表决内置自测(BIST)的方法和电路安排来解决与现有技术相关的这些和其它问题。在芯片内部生成测试模式并将其传送给芯片上的多个处理核心内的扫描链。在芯片上相互比较扫描链输出的测试结果，将多数表决用于识别指示故障处理核心的异常测试结果。在一些实施例中，将故障测试结果中的位位置用于识别扫描链中的故障锁存器和/或故障处理核心中的故障功能单元，以及在一些实施例中，可以响应该测试自动禁用故障处理核心和/或故障功能单元。依照本专利技术的一个方面，对包括多个处理核心那种类型的多核心集成电路器件进行内置自测(BIST)，其中每个处理核心包括一条扫描链。布置在多核心处理器集成电路器件上的扫描逻辑将测试模式传送给多个处理核心内的扫描链，并使用该扫描逻辑响应该测试模式比较多个处理核心的扫描链输出的测试结果。然后根据与多个处理核心输出的多数测试结果不同的故障处理核心的扫描链输出的测试结果识别多个处理核心当中的故障处理核心。表征本专利技术的这些和其它优点和特征展示在所附的和形成其进一步部分的权利要求书中。但是，为了更好地理解本专利技术，以及通过其使用达到的优点和目的，应该参考附图以及描述本专利技术的示范性实施例的伴随描述性内容。【附图说明】图1是包括可用在依照本专利技术的实施例的数据处理中的示范性计算机的示范性自动化计算总机的框图；图2是在图1的计算机中实现的示范性NOC的框图；图3是更详细地图示来自图2的NOC的节点的示范性实现的框图；图4是图示来自图2的NOC的IP块的示范性实现的框图；图5是并入依照本专利技术的基于内部表决的BIST示范性多核心处理器芯片的框图；图6是在图5中引用的扫描引擎的示范性实现的框图；图7是在图5中引用的处理核心的示范性实现的框图；以及图8是当进行依照本专利技术的基于内部表决的BIST时图5的多核心处理器芯片进行的操作的示范性序列的流程图。【具体实施方式】依照本专利技术的实施例利用布置在多核心处理器集成电路器件或芯片上的扫描逻辑进行芯片的基于内部表决内置自测(BIST)。在芯片上内部生成测试模式并将传送给芯片上的多个处理核心内的扫描链。在芯片上相互比较扫描链输出的测试结果，将多数表决用于识别指示故障处理核心的异常测试结果。依照本专利技术的多核心处理器集成电路器件或芯片包括作为相互的功能复制品的多个处理核心，以便响应将相同输入输入处理核心的扫描链中，以及对处理核心计时相同数量的时钟周期，使处理核心的扫描链输出的测试结果在任何处理核心中在没有故障的情况下都相同。处理核心通常包括多个功能单元，包括例如发出单元、定点执行单元、浮点执行单元或其它辅助执行单元或加速器、像LI和/L2高速缓存那样一个或多个级别的板上高速缓存等，但要懂得的是，布置在处理核心内和能够经由BIST测试的几乎任何电路逻辑都可以被认为是用于本专利技术目的的功能单元。处理核心还包括一条或多条扫描链，其通常但未必被实现成串联的多个锁存器，以便可以每个时钟周期一位地逐位将数据扫入扫描链中和从扫描链中扫出数据。就本专利技术而言，扫描链可以包括任何数量的锁存器，其被分组成任何数量的子集或群体，分布在任何数量的功能单元上，以及包括接收测试模式的输入端和输出从这样的测试模式中生成的测试结果的输出端。测试结果通常代表将测试模式扫描到扫描链中之后，在对处理核心或其至少一部分计时了一个或多个周期之后存储在扫描链中的数据。布置在多核心处理器芯片内部的扫描逻辑被配置成生成测试模式，例如，如通过线性反馈移位寄存器(LFSR)或其它伪随机逻辑生成的伪随机测试模式。可替代地，扫描逻辑可以，例如，按预定顺序生成预定测试模式。预定测试模式可以通过专用逻辑生成，存储在易失性或非易失性存储器阵列中，或在测试之前装载到处理核心中。可能希望，例如，在设计过程中确定适当全面地和有效地测试特定处理核心设计的测试模式的序列，然后将那些测试模式并入扫描逻辑的设计中。该扫描逻辑最好还包括比较逻辑，其被配置成实现根据与正在测试的处理核心输出的多数测试结果不同的那个处理核心的扫描链输出的测试结果识别故障处理核心的表决算法。换句话说，将“正确”测试结果确定为多数处理核心返回的测试结果，因此可以将返回与多数一致意见不同的测试结果的任何处理核心识别为有故障的。此外，该比较逻辑通常随着处理核心的扫描链输出测试结果数据动态地工作，以便在实现串行扫描链的情况下，可以逐位比较扫描链的输出。这样，可以将输出与多数处理核心的一致意见不同的位的任何处理核心识别为有故障的。而且，通过监视测试结果中每个位的位置，可以识别从中获得故障位的锁存器，在处理核心中的锁存器的地点已知，例如，经由驻留在芯片上的映射表知道的实施例中，还可以识别布置了锁存器的功本文档来自技高网...

【技术保护点】
一种电路安排，包含：布置在多核心集成电路器件上的多个处理核心，每个处理核心包括一条扫描链；以及布置在所述多核心集成电路器件上的扫描逻辑，其被配置成将测试模式传送给所述多个处理核心的扫描链，并响应该测试模式比较所述多个处理核心的扫描链输出的测试结果，其中所述扫描逻辑被进一步配置成根据与所述多个处理核心输出的多数测试结果不同的故障处理核心的扫描链输出的测试结果，识别所述多个处理核心当中的故障处理核心。

【技术特征摘要】
【国外来华专利技术】2011.12.20 US 13/330,9211.一种电路安排,包含: 布置在多核心集成电路器件上的多个处理核心，每个处理核心包括一条扫描链；以及 布置在所述多核心集成电路器件上的扫描逻辑，其被配置成将测试模式传送给所述多个处理核心的扫描链，并响应该测试模式比较所述多个处理核心的扫描链输出的测试结果，其中所述扫描逻辑被进一步配置成根据与所述多个处理核心输出的多数测试结果不同的故障处理核心的扫描链输出的测试结果，识别所述多个处理核心当中的故障处理核心。2.如权利要求1所述的电路安排，其中所述扫描链是串行扫描链，以及其中所述扫描逻辑被配置成进行所述多个处理核心的扫描链输出的测试结果的逐位比较。3.如权利要求2所述的电路安排，其中所述扫描链的每一条包括串行地相互耦合地多个锁存器，以及其中所述扫描逻辑被进一步配置成根据与所述多个处理核心输出的多数测试结果不同的测试结果中的位的位置，识别故障处理核心中的故障锁存器。4.如权利要求3所述的电路安排,其中所述扫描链的每一条被配置成每次一个位地输出测试结果，以及其中所述扫描逻辑被配置成与接收测试结果的每个位相关联地递增计数器，以便使用所述计数器来识 别故障锁存器。5.如权利要求4所述的电路安排，进一步包含故障数据结构，其中所述扫描逻辑被配置成与识别与所述多个处理核心输出的多数测试结果不同的故障处理核心的测试结果中的位相关联地，将所述计数器的值存储在所述故障数据结构中。6.如权利要求5所述的电路安排，其中所述故障数据结构包括多个存储元件，每个存储元件与所述多个处理核心当中的一个处理核心相关联，以及其中该扫描逻辑被配置成将计数器的数值存储在与故障处理核心相关联的存储元件中。7.如权利要求6所述的电路安排，其中所述故障数据结构包括多个项目，其中所述扫描逻辑被配置成响应多个处理核心的任何一个检测的每个故障，将与所述故障相关联的计数器值存储在所述故障数据结构中的一个项目中。8.如权利要求5所述的电路安排，其中所述故障数据结构包含多条电子熔丝。9.如权利要求3所述的电路安排,其中每个处理核心的扫描链中的多个锁存器被布置在所述处理核心的多个功能单元中，以及其中所述扫描逻辑被配置成响应识别出故障锁存器来识别故障功能单元。10.如权利要求9所述的电路安排，其中所述扫描逻辑被配置响应识别出故障功能单元来自动禁用所述故障功能单元。11.如权利要求10所述的电路安排，其中所述扫描逻辑被配置通过烧断与所述故障功能单元相关联的电子熔丝来自动禁用所述故障功能单元。12.如权利要求3所述的电路安排，其中所述扫描逻辑被配置将多种测试模式传送给所述多个处...

【专利技术属性】
技术研发人员：JD布朗，M康帕兰，RA希勒，AT沃特森三世，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国;US