数字电源闸控的集成电路及方法技术

一种数字电源闸控的集成电路及方法。该数字电源闸系统，执行电源闸控，用以将一闸控供给总线的电压减少至一状态保留电压电平，状态保留电压电平维持一功能电路的一数字状态，并减少漏电流。数字电源闸系统包括多个闸控装置及一电源闸控系统。每一闸控装置具有多个电流端以及一控制端。电流端耦接于整合供给总线与闸控供给总线之间。控制端由一数字控制数值的位所控制。电源闸控系统连续地调整数位控制数值，用以将闸控供给总线的电压减少至状态保留电压电平。调整增益和/或调整周期可能被改变，如在数字控制数值达特定数值或是在闸控供给总线的电压达特定电压电平。在特定结构中，藉由编程许多参数，用以达到调整的功能。

【技术实现步骤摘要】
【专利摘要】一种。该数字电源闸系统，执行电源闸控，用以将一闸控供给总线的电压减少至一状态保留电压电平，状态保留电压电平维持一功能电路的一数字状态，并减少漏电流。数字电源闸系统包括多个闸控装置及一电源闸控系统。每一闸控装置具有多个电流端以及一控制端。电流端耦接于整合供给总线与闸控供给总线之间。控制端由一数字控制数值的位所控制。电源闸控系统连续地调整数位控制数值，用以将闸控供给总线的电压减少至状态保留电压电平。调整增益和/或调整周期可能被改变，如在数字控制数值达特定数值或是在闸控供给总线的电压达特定电压电平。在特定结构中，藉由编程许多参数，用以达到调整的功能。【专利说明】数字电源闹控的集成电路及方法
本专利技术涉及一种电源闸控，特别涉及一种数字化地控制一电路的一闸控供给电压，该电路包括快速且平缓地调降供给电压，调降的供给电压足以使该电路维持本身的状态并减少漏电流，并在恢复操作下，快速且平缓地增加供给电压。
技术介绍
互补式MOS(COMS)电路消耗较少的功率，并且相较于其它型式的集成电路更为密集，故CMOS技术变成数字电路中主要的类型。CMOS电路具有N型通道的装置(NMOS)与P型通道的装置(PMOS)的组合或是多个晶体管，根据设计、尺寸、材料及制程的不同，每一晶体管的栅极与源极间具有一相对应的临界电压。集成电路的设计及制造技术减少了操作电压及装置尺寸。当装置尺寸及电压电平减少时，每一装置的通道长度及氧化层厚度都会被减少。制造过程中，若改变栅极材料时，可降低临界电压，但却会增加漏电流。漏电流是指当栅极与源极间的电压小于CMOS装置的临界电压时，漏极与源极间的流动电流。在已知的动态环境架构中，漏电流造成总功率损耗的15%?30%。在特定的时间周期中和/或在特定的情况下，CMOS电路或CMOS电路的局部电路可能不需正常工作，因而被闲置。由于流动的漏电流消耗宝贵的功率，因此，若维持全电源予闲置的电路实在是浪费且没有效率。对于CMOS技术而言，藉由减少CMOS装置的基极(bulk)电压或是基体(body)连接的电压,可减少漏电流。然而对于目前的40nm及28nm的CMOS技术而言，已知的方法无法有效地减少漏电流。
技术实现思路
本专利技术提供一种集成电路，包括:一整合供给总线、一闸控供给总线、一功能电路、一数字电源闸系统。数字电源闸系统包括:多个闸控装置、电源闸控系统、一整合控制调整器。功能电路具有一电压供给输入端，电压供给输入端耦接该闸控供给总线。数字电源闸系统具有整合电压位移功能。多个闸控装置的每一闸控装置具有一电流端对以及一控制端，电流端对耦接于整合供给总线与闸控供给总线之间。电源闸控系统控制一数字控制数值，其中数字控制数值具有多个位，数字控制数值的每一位控制这些闸控装置的至少一控制端，用以控制这些闸控装置的一部分。电源闸控系统藉由连续性地调整数位控制数值，执行电源闸控，用以将闸控供给总线的电压调降至一状态保留电压电平，在维持功能电路的一数字状态下，降低漏电流。整合控制调整器根据整合供给总线的电压的改变量，对数字控制数值进行一整合调整，用以在电源闸控下，增加闸控供给总线的电压，以预防闸控供给总线的电压低于状态保留电压电平。在另一可能实施例中，提供一种位移方法，用以在电源闸控下，位移一供给电压。包括:控制多个电流装置，这些电流装置耦接于一非闸控供给总线与一闸控供给总线之间。触发一数字控制数值，用以导通这些电流装置的一部分，用以在一全电流模式下，将闸控供给总线的电压箝制在非闸控供给总线的电压。根据一闸控信号，并藉由周期地调整数位控制数值，用以执行电源闸控，直到闸控供给总线的电压达一状态保留电压电平，在保留一功能方块的一数字状态下，降低漏电流。在执行电源闸控时，执该数字控制数值的一整合调整，用以根据非闸控供给总线的电压改变量，增加闸控供给总线的电压，以避免闸控供给总线的电压小于状态保留电压电平。【专利附图】【附图说明】图1为本专利技术的多内核微处理器的一可能实施例。图2为本专利技术图1的内核与相对应电源闸系统的一可能实施例。图3为本专利技术的闸控电路的一可能实施例。图4为本专利技术图3的侧方块的 一可能实施例。图5为本专利技术图4的处理控制字的高位部分的闸方块的一可能实施例。图6为本专利技术图4的处理控制字的低位部分的闸方块的一可能实施例。图7A及图7B为本专利技术图2的电源闸控系统的一可能实施例。图8为本专利技术图7A及图7B的电源闸控制器的一可能实施例。图9A及图9B为本专利技术图8的增量控制字调整器的一可能实施例。图1OA及图1OB为本专利技术图8的整合控制字调整器的一可能实施例。图11为本专利技术图8的控制字逻辑的一可能实施例。图12为本专利技术图7B的时间解码器的一可能实施例。图13为本专利技术图12的时钟位移器的一可能实施例。图14为本专利技术图12的预设时钟选择电路的一可能实施例。图15为本专利技术图12的固定恢复时钟选择电路的一可能实施例。图16A及图16B为本专利技术图12的时钟周期选择器的一可能实施例。图17为本专利技术的根据临界电压额外调整增益的一可能实施例，其中临界电压由一比较信号表不。【符号说明】100:微处理器；101~104:内核；105~108:电源闸系统；109:整合供给总线；110:电源控制器；112:模式调整方块；114:保险丝阵列；116:存储器；201:电源闸控系统；206:闸控供给总线；301:侧方块；401、403:闸方块；EESDCLK:时钟信号；PGATEl:电源闸控信号；FSB<3:0>:前端总线数值；PG_KILL_C0RE1:信号；PG00D1:电源就绪信号；PGATE〈1: 4>:控制信号组；701:恢复逻辑；703:0R逻辑；705:电压比较组；707:时钟产生器；709:分频器；711:时钟选择方块；712:时间解码器；713:电源闸控制器；PG16 --位;CMPl ~CMPN:比较结果；PG_TIME<19:0>:时间数值；CB〈15:0>:反相清除数值；S〈15:0>:设定数值；D〈15:0>:数据数值；CB:反相清除输入端； S:设定输入端；D:数据输入端；CK:时钟输入端；801:增量控制字调整器；803:整合控制字调整器；805:寄存器组；807:控制字逻辑；901:限流；913、1005:加法器；905:减法器；911:加值解码器；1001、1109:锁存器组； 1017:V_D0WN 解码器；1201:单热点解码器； 1203:时钟位移器；1205:预设时钟选择电路；1209:时钟周期选择器；1207:固定恢复时钟选择电路；PGATEl~PG ATE4:电源闸控制信号；VDD、VSS、VDD0、VSSO、VDDl:电压；PG_VREF< 1: N〉:参考电压组；V_D0WN<4: 0>、PG_KILL_C0RE〈1: 4>:信号组；PWR_G00D、PG00D〈1: 4>、PG_FU_X、HIER、HIERB, HIGH、RESUME、KILLB、GATE、GATEB、HIGHB:信号；PG_GATE_T0P20、PG_GATE_LEFT203、PG_GATE_RIGHT204、PG_GATE_B0TT0M20本文档来自技高网...

【技术保护点】
一种集成电路，包括：整合供给总线；闸控供给总线；功能电路，具有电压供给输入端，该电压供给输入端耦接该闸控供给总线；以及数字电源闸系统，具有整合电压位移功能，并包括：多个闸控装置，每一闸控装置具有电流端对以及控制端，该电流端对耦接于该整合供给总线与该闸控供给总线之间；电源闸控系统，控制一数字控制数值，其中该数字控制数值具有多个位，该数字控制数值的每一位控制所述闸控装置的至少一控制端，用以控制所述闸控装置的一部分，其中该电源闸控系统藉由连续性地调整该数字控制数值，执行电源闸控，用以将该闸控供给总线的电压调降至状态保留电压电平，在维持该功能电路的数字状态下，降低漏电流；以及整合控制调整器，根据该整合供给总线的电压的改变量，对该数字控制数值进行整合调整，用以在该电源闸控下，增加该闸控供给总线的电压，以预防该闸控供给总线的电压低于该状态保留电压电平。

【技术特征摘要】
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【专利技术属性】
技术研发人员：詹姆斯R隆柏格，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：中国台湾;71