设定谐振时钟分布系统中的开关大小和转变型式技术方案

本发明专利技术涉及设定谐振时钟分布系统中的开关大小和转变型式。具体而言，提供了回收利用时钟分布网络中的能量。一种方法包括创建包括时钟网格的谐振钟控电路。该方法还包括提供分布在时钟网格中的多个谐振结构。该方法还包括提供控制谐振结构在非谐振模式和谐振模式之间切换的开关。该方法还包括通过以下步骤确定最小化谐振钟控电路的功率消耗的开关大小：迭代地增大开关的大小，并且对于大小的每次迭代增大，确定谐振钟控电路消耗的功率。

【技术实现步骤摘要】
设定谐振时钟分布系统中的开关大小和转变型式
[0001 ] 本专利技术涉及集成电路中的时钟分布，更具体而言涉及降低集成电路中的时钟分布系统消耗的功率。
技术介绍
集成电路(大规模、超大规模等等，包括片上系统(SOC)配置)采用一个或多个主(gp，基本)时钟信号来同步逻辑操作。时钟分布系统将主时钟信号从周期性信号的源分布到电路目的地节点。为了同步集成电路的操作，时钟分布系统被设计成使得集成电路内的每个目的地节点处的时钟转变(即，上升沿和/或下降沿)基本同时发生。然而，由于时钟分布系统的物理特征(例如，与源的距离和组件的性能差异)，在不同节点处发生时钟信号的差异。这些时钟信号差异被称为“偏差”(Skew)。如果时钟分布系统的设计导致超过集成电路的设计的定时要求所允许的裕量的偏差，则集成电路可能不会如期望那样工作。另外，时钟分布系统消耗集成电路的总系统功率的一大部分。谐振钟控(resonantclocking)是通过利用包含在时钟分布系统中的耦合LC (电感和电容)振荡器电路回收利用能量来降低驱动时钟分布系统所需的功率的技术。谐振钟控系统的振荡被调谐到特定的频率。这样，以不同频率操作的集成电路(例如处理器)必须能够使能和禁能谐振钟控。
技术实现思路
在本专利技术的第一方面中，有一种用于提供谐振钟控电路的方法，包括创建包括时钟网格的谐振钟控电路。该方法还包括提供分布在时钟网格中的多个谐振结构。该方法还包括提供与谐振结构相对应的开关，每个开关控制谐振结构中的相应一个在非谐振模式和谐振模式之间切换。该方法还包括通过以下步骤确定最小化谐振钟控电路的功率消耗的开关大小:迭代地增大开关各自的大小，并且对于大小的每次迭代增大，确定谐振钟控电路消耗的功率。在本专利技术的另一方面中，有一种用于提供谐振钟控电路的系统，包括计算机设备，该计算机设备包括处理器和设计工具，被构造并布置为对谐振钟控电路建模，该谐振钟控电路包括谐振结构，谐振结构具有相应的开关，开关控制谐振结构在非谐振模式和谐振模式之间切换。计算机设备还被布置为在迭代地增大开关的大小的同时确定在有开关的情况下操作的谐振钟控电路所消耗的功率。在本专利技术的另一方面中，有一种用于提供谐振钟控电路的方法，包括创建时钟网格，该时钟网格包括分布在该时钟网格中的谐振结构。该方法还包括提供可编程开关，可编程开关在非谐振模式和谐振模式之间切换谐振结构中的相应一个，每个可编程开关可被控制为逐步地激励谐振结构中的相应一个。该方法还包括确定用于控制可编程开关逐步地激励谐振结构的转变型式。在本专利技术的另一方面中，有一种用于提供谐振钟控电路的系统，包括计算机设备，该计算机设备包括处理器和设计工具，被构造并布置为对谐振钟控电路建模，该谐振钟控电路包括谐振结构，谐振结构具有相应的开关，开关控制谐振结构在非谐振模式和谐振模式之间切换。计算机设备还被布置为确定用于激活开关在非谐振模式和谐振模式之间逐步地切换谐振结构的转变型式。在本专利技术的另一方面中，有一种用于提供包括谐振钟控电路的集成电路的计算机程序产品，该计算机程序产品包括计算机可读存储介质，该计算机可读存储介质包含有程序代码，该程序代码可被计算机设备的处理器读取和/或执行来提供由时钟网格构成的谐振钟控电路，时钟网格包括分布在时钟网格的相应区段中的谐振结构，谐振结构具有控制谐振结构在非谐振模式和谐振模式之间切换的相应开关。另外，程序代码可被计算机设备的处理器读取和/或执行来确定在经由多个开关中的相应一个取消激活第一谐振结构时谐振钟控电路的性能参数。另外，当谐振钟控电路的性能参数在预定的设计约束以外时，程序代码可被计算机设备的处理器读取和/或执行来在与包括第一谐振结构的第一区段相对应的修复信息记录中存储第一值。第一值指出为了谐振钟控电路在谐振模式中操作，第一区段必须正常工作。另外，当谐振钟控电路的性能参数在预定的设计约束以内时，程序代码可被计算机设备的处理器读取和/或执行来在与包括第一谐振结构的第一区段相对应的修复信息记录中存储第二值。第二值指出为了谐振钟控电路在谐振模式中操作，第一区段不是必须要正常工作。在本专利技术的另一方面中，提供了一种有形地包含在机器可读存储介质中的用于设计、制造或测试集成电路的设计结构。该设计结构包括本专利技术的结构。在另外的实施例中，编码在机器可读数据存储介质上的硬件描述语言(HDL)设计结构包括当在计算机辅助设计系统中被处理时生成用于回收利用时钟分布网络中的能量的电路的机器可执行表示的元素，该电路包括本专利技术的结构。在另外的实施例中，提供了计算机辅助设计系统中的一种方法，用于生成用于回收利用时钟分布网络中的能量的电路的功能设计模型。该方法包括生成用于回收利用时钟分布网络中的能量的电路的结构元素的功能表示。【附图说明】在接下来的详细描述中参考提到的多幅附图利用本专利技术的示范性实施例的非限制性示例来描述本专利技术。图1示出了用于实现根据本专利技术各方面的设计和步骤的例示性环境；图2示出了示范性时钟分布电路的框图；图3示出了根据本专利技术各方面的谐振钟控电路的电路图；图4A示出了根据本专利技术各方面的用于确定谐振结构中的开关的大小的示范性过程的流程图；图4B是图示出根据本专利技术各方面的谐振结构在谐振模式中花费的时间的比率与谐振结构中的开关的大小之间的示范性比较的曲线图；图5A示出了根据本专利技术各方面的用于确定非谐振钟控与谐振钟控之间的转变型式的示范性过程的流程图；图5B示出了根据本专利技术各方面的用于实现递增转变的示范性开关；图5C描绘了根据本专利技术实施例的用于实现递增转变的示范性开关器件；图示出了图示根据本专利技术各方面的示范性转变方案的曲线图；图6示出了根据本专利技术各方面的用于修改谐振使能开关的栅极电压的示范性过程的流程图；图7A示出了根据本专利技术各方面的用于选择性地禁能谐振钟控电路的区段的过程的流程图；图7B示出了图示根据本专利技术各方面的用于谐振钟控电路的示范性修复可能性表的数据结构；图8示出了根据本专利技术各方面的用于选择性地调谐谐振钟控电路的频率的示范性过程的流程图；并且图9示出了半导体设计、制造和/或测试中使用的设计过程的流程图。【具体实施方式】本专利技术涉及集成电路中的时钟分布，更具体而言涉及降低集成电路中的时钟分布系统消耗的功率。本专利技术的实施例提供了一种芯片和一种自动化芯片设计过程，用于在时钟分布系统中实现谐振钟控。本专利技术的各方面提供了一种包括谐振结构的时钟分布系统，谐振结构具有开关，开关选择性地使能和禁能谐振结构，从而得到两种操作模式:谐振模式和非谐振模式。另外，本专利技术的各方面减小了谐振使能/禁能开关的面积和功率开销。另夕卜，本专利技术的各方面确定一种转变型式，其将时钟分布系统从非谐振模式转变到谐振模式，而对时钟周期没有显著的干扰。另外，本专利技术的各方面修改选择性地使能和禁能时钟分布系统的谐振结构的谐振使能/禁能开关的供给电压以最小化谐振使能/禁能开关的面积开销。此外，本专利技术的各方面使用谐振使能/禁能开关来选择性地禁能时钟分布系统中的谐振结构，同时时钟分布系统在没有一些被禁能的谐振结构的情况下在谐振模式中操作。所属
的技术人员知道，本专利技术的各个方面可以实现为系统、方法或计算机程序产品。因此，本专利技术的各个方面可以具体实现为以下形式，即:完全的硬件实施方式、完全的本文档来自技高网...

【技术保护点】
一种用于提供谐振钟控电路的方法，包括：创建包括时钟网格的谐振钟控电路；提供分布在所述时钟网格中的多个谐振结构；提供与所述多个谐振结构相对应的多个开关，所述多个开关中的每一个控制所述多个谐振结构中的相应一个在非谐振模式和谐振模式之间切换；以及通过以下步骤确定最小化所述谐振钟控电路的功率消耗的开关大小：迭代地增大所述多个开关各自的大小；以及对于大小的每次迭代增大，确定所述谐振钟控电路消耗的功率。

【技术特征摘要】
2013.02.22 US 13/773,854;2013.12.20 US 14/136,770;1.一种用于提供谐振钟控电路的方法，包括: 创建包括时钟网格的谐振钟控电路； 提供分布在所述时钟网格中的多个谐振结构； 提供与所述多个谐振结构相对应的多个开关，所述多个开关中的每一个控制所述多个谐振结构中的相应一个在非谐振模式和谐振模式之间切换；以及 通过以下步骤确定最小化所述谐振钟控电路的功率消耗的开关大小: 迭代地增大所述多个开关各自的大小；以及 对于大小的每次迭代增大，确定所述谐振钟控电路消耗的功率。2.如权利要求1所述的方法，其中，确定所述谐振钟控电路消耗的功率是基于预期所述谐振钟控电路在谐振模式和非谐振模式中操作的时间量的。3.如权利要求1所述的方法，其中，所述多个开关中的每一个是由一个或多个场效应晶体管(FET)构成的可编程开关。4.如权利要求3所述的方法，还包括: 确定提供给所述一个或多个FET的初始栅极电压； 确定所述一个或多 个FET的最大电压容差；以及 选择提供给所述一个或多个FET的修改后栅极电压，所述修改后栅极电压大于所述初始栅极电压并且小于所述一个或多个FET的最大电压容差。5.如权利要求1所述的方法，还包括: 利用所述多个开关中的相应一个来取消激活所述多个谐振结构中的第一谐振结构；确定当在所述第一谐振结构被取消激活的情况下操作时所述谐振钟控电路的性能不在设计约束以内；以及 记录指出为了所述谐振钟控电路在谐振模式中操作所述第一谐振结构必须正常工作的信息。6.如权利要求1所述的方法，还包括: 利用所述多个开关取消激活所述多个谐振结构中的所选一组谐振结构； 确定当在所述所选一组谐振结构被取消激活的情况下操作时所述谐振钟控电路的谐振频率；以及 基于对于所确定的谐振频率不匹配预定频率的确定，迭代地修改所述所选一组谐振结构。7.一种用于提供谐振钟控电路的系统，包括: 计算机设备，包括处理器和设计工具，被构造并布置为: 对谐振钟控电路建模，所述谐振钟控电路包括多个谐振结构，所述多个谐振结构具有相应的多个开关，所述多个开关控制所述多个谐振结构在非谐振模式和谐振模式之间切换；以及 在迭代地增大所述多个开关的大小的同时确定在有所述多个开关的情况下操作的所述谐振钟控电路所消耗的功率。8.如权利要求7所述的系统，还包括基于确定包括某一开关大小的所述谐振钟控电路消耗最少功率而选择该开关大小。9.如权利要求7所述的系统,其中，所述多个开关中的每一个是由一个或多个场效应晶体管(FET)构成的。10.如权利要求9所述的系统，其中，所述计算机设备还被布置为: 确定提供给所述一个或多个FET的初始栅极电压； 确定所述一个或多个FET的最大电压容差；以及 选择提供给所述一个或多个FET的修改后栅极电压，所述修改后栅极电压大于所述初始栅极电压并且小于所述一个或多个FET的最大电压容差。11.如权利要求7所述的系统，其中，所述计算机设备还被布置为: 利用所述多个开关中的相应一个来取消激活所述多个谐振结构中的第一谐振结构；确定当在所述第一谐振结构被取消激活的情况下操作时所述谐振钟控电路的性能不在设计约束以内；以及 记录指出为了所述谐振钟控电路在谐振模式中操作所述第一谐振结构必须正常工作的信息。12.如权利要求7所述的系统，其中，所述计算机设备还被布置为: 利用所述开关取消激活所述多个谐振结构中的所选一组谐振结构； 确定当在所述所选一组谐振结构被取消激活的情况下操作时所述谐振钟控电路的谐振频率；以及 基于对于所确定的谐振频率不匹配预定频率的确定，迭代地修改所述所选一组谐振结构。13.一种用于提供谐振钟控电路的方法，包括: 创建时钟网格，所述时钟网格包括分布在所述时钟网格中的多个谐振结构； 提供多个可编程开关，所述多个可编程开关在非谐振模式和谐振模式之间切换所述多个谐振结构中的相应一个，所述多个可编程开关中的每一个可被控制为逐步地激励所述多个谐振结构中的相应一个；以及 确定用于控制所述多个可编程开关逐步地激励所述多个谐振结构的转变型式。14.如权利要求13所述的方法，其...

【专利技术属性】
技术研发人员：J·D·希伯勒，W·R·雷赫尔，P·J·雷斯特尔，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国;US