快闪存储器控制器与存储装置以及快闪存储器控制方法制造方法及图纸

一种快闪存储器控制器与存储装置以及快闪存储器控制方法。所公开的快闪存储器控制器以一第一易失性存储器空间存储一主机以及一快闪存储器之间的逻辑-物理地址映射表的数据，并且存储上述逻辑-物理地址映射表的数据的侦错码。该快闪存储器控制器的微控制器在读取该第一易失性存储器空间时包括基于上述侦错码实施一侦错程序。当该侦错程序指示该逻辑-物理地址映射表的数据产生错误时，该微控制器基于上述逻辑-物理地址映射表的数据的一备份修复该第一易失性存储器空间上的上述逻辑-物理地址映射表的数据。

【技术实现步骤摘要】

本专利技术涉及数据存储装置，特别涉及快闪存储器(FLASHmemory)控制技术。
技术介绍
现今数据存储装置常以快闪存储器(FLASHmemory)为存储介质，常见型式包括与非门型快闪存储器(即NAND FLASH)…等。快闪存储器常用作存储卡(memory card)、通用串行总线闪存装置(USB flashdevice)、固态硬盘(SSD)…等产品。另外有一种应用是采多芯片封装、将快闪存储器与其控制器包装在一起一称为嵌入式快闪存储器模块(eMMC)。快闪存储器的实体空间通常包括多个区块(blocks)。各区块包括多页(pages)。一区块需要完整抹除(erase)后方能被重新配置。快闪存储器的数据更新并非对同样存储空间作复写，而是将更新数据存储在闲置空间，至于旧存储内容则转为无效。快闪存储器如此操作特性使得其存储空间的管理明显复杂、且不同于其他类型的存储记忆元件。针对快闪存储器而特别设计的快闪存储器控制器相应产生。随着制成尺寸精化，快闪存储器控制器的可靠度也遭受考验。特别是，宇宙粒子对精细工艺的半导体产品会有一定的损害，例如，粒子撞击现象(Neutron Strike)。当这些粒子撞击到快闪存储器控制器中存储空间时，存储空间中的数据可能会产生错误。
技术实现思路
本说明书公开多种实施方式提供高可靠度的快闪存储器控制技术。在本专利技术一种实施方式中，所公开的一,决闪存储器控制器以一第一易失性存储器空间(memory space,又称为“记忆空间”)存储一主机以及一快闪存储器之间的逻辑-物理地址映射表的数据，并且，该快闪存储器控制器的微控制器使该第一易失性存储器空间更存储上述逻辑-物理地址映射表的数据的侦错码。该微控制器在读取该第一易失性存储器空间时包括基于上述侦错码实施一侦错程序。当该侦错程序指示该逻辑-物理地址映射表的数据产生错误时，该微控制器基于上述逻辑-物理地址映射表的一备份修复该第一易失性存储器空间上的上述逻辑-物理地址映射表的数据。另有一实施方式是将上述快闪存储器控制器以及快闪存储器结合制作成一数据存储装置。另一种实施方式则是公开一种快闪存储器控制方法，包括以下步骤:提供一第一易失性存储器空间，用作存储该主机以及该快闪存储器之间的逻辑-物理地址映射表的数据，并存储上述逻辑-物理地址映射表的暂存数据的侦错码；且在读取该第一易失性存储器空间时基于上述侦错码实施一侦错程序，并且，当该侦错程序指示该逻辑-物理地址映射表的数据产生错误时，基于上述逻辑-物理地址映射表的数据的一备份修复该第一易失性存储器空间所存储的该逻辑-物理地址映射表的数据。基于上述，本专利技术提供一种快闪存储器控制器以及数据存储装置以及快闪存储器控制方法，可在快闪存储器控制器的易失性存储器中的数据因不预期的因素产生错误(如受宇宙粒子撞击转态)时，得以察觉并修复错误。下文特举实施例，并配合所附图示，详细说明本
技术实现思路
。【附图说明】图1根据本专利技术一种实施方式图解一数据存储装置100，更图解其中所使用的一快闪存储器控制器104 ；图2为流程图，根据本专利技术一种实施方式图解一快闪存储器控制器的易失性存储器空间的写入操作；图3为流程图，根据本专利技术一种实施方式图解一快闪存储器控制器的易失性存储器空间的读取操作；图4为流程图，根据本专利技术一种实施方式图解一快闪存储器控制器的易失性存储器空间所暂存的映射表的修复操作。【符号说明】100~数据存储装置；102~快闪存储器；104~快闪存储器控制器；106~主机；108~非易失性存储器；122~侦错(EDC)模块；124~错误校正(ECC)模块；BLK~区块；Codes~固件程序代码；Codes_with_ECC、FIF0_with_ECC ~易失性存储器空间；DataBlks~数据区块；MCU~微控制器；S202…S206、S302…S312、S402…S406 ~步骤；Table_Backup~逻辑-物理地址映射表备份；Table_with_EDC~易失性存储器空间。【具体实施方式】以下叙述列举本专利技术的多种实施例。以下叙述介绍本专利技术的基本概念，且并非意图限制本
技术实现思路
。实际专利技术范围应依照权利要求书界定。图1根据本专利技术一种实施方式图解一数据存储装置100。数据存储装置100包括一快闪存储器(FLASH memory) 102以及一快闪存储器控制器104。快闪存储器控制器104系根据一主机106所下达的指令操作该快闪存储器102。 快闪存储器102的存储空间被划分为多个区块(blocks，图示符号为BLK)，各区块BLK的空间更划分为多页(pages)。快闪存储器102的物理空间规划与主机106端的逻辑地址有对应关系，此对应关系为主机106以及快闪存储器102之间的一逻辑-物理地址映射表(logical-to-physical address mapping table)。快闪存储器 102 除了有多个区块配置成的数据区块DataBlks，更可存储上述逻辑-物理地址映射表的备份Table_Backup、以及固件程序代码Codes。在一实施例中，此固件程序代码Codes为该主机106执行开机程序的一开机程序代码(Booting Code)。参考图1所示的快闪存储器控制器104架构，通过信号传输接口，快闪存储器控制器104可执行快闪存储器102以及主机106之间的数据存取。快闪存储器控制器104提供有一微控制器(microcontroller)MCU、侦错模块(error detection module)EDC 模块 122、错误校正模块(error correction module) ECC模块124以及易失性存储器空间Table_with_EDC、FIF0_with_ECC、以及Codes_with_ECC。在微控制器MCU控制下，侦错模块EDC模块122可对传输于两个信号传输接口之间的数据实施一侦错程序，并产生对应于该数据的侦错码(error detection code)。相似的,在微控制器MCU控制下,错误校正模块ECC模块124可对传输于两个信号传输接口之间的数据实施一错误校正程序，并产生对应于该数据的错误校正码(error correction code)。在微控制器MCU控制下，易失性存储器空间Table_with_EDC用暂存主机106以及快闪存储器102之间的逻辑-物理地址映射表的数据，以及上述逻辑-物理地址映射表的数据的侦错码。在一实施例中，侦错模块EDC模块是以总和检查运算(checksum)的方式对侦错码侦错。易失性存储器空间FIF0_with_ECC用作主机106以及快闪存储器102之间的数据缓冲(如，采先进先出(FIFO)技术)，以及存储缓冲于其中缓冲的数据的错误校正码(如ECC codes)。易失性存储器空间CodeS_with_ECC则用以存储由快闪存储器102载出的固件程序代码Codes，以及存储固件程序代码Codes的错误校正码(如 ECC codes)。一种实施方式是令该快闪存储器控制器104以一静态随机存取存储器(SRAM)提供上述第一、第二与第三易失性存储器空间。藉由以上易失性存储器空间Table_with_EDC、FIF0_with_EC本文档来自技高网...

【技术保护点】
一种快闪存储器控制器，根据一主机所下达的指令操作一快闪存储器，包括：第一易失性存储器空间，用以存储该主机以及该快闪存储器之间的逻辑‑物理地址映射表的数据，以及存储该逻辑‑物理地址映射表的数据的侦错码；以及微控制器，用以在读取该第一易失性存储器空间时基于上述侦错码实施侦错程序；其中，当该侦错程序指示该逻辑‑物理地址映射表的数据产生错误时，该微控制器基于上述逻辑‑物理地址映射表的数据的备份修复该第一易失性存储器空间上的上述逻辑‑物理地址映射表的数据。

【技术特征摘要】
2014.04.23 TW 1031146301.一种快闪存储器控制器，根据一主机所下达的指令操作一快闪存储器，包括: 第一易失性存储器空间，用以存储该主机以及该快闪存储器之间的逻辑-物理地址映射表的数据，以及存储该逻辑-物理地址映射表的数据的侦错码；以及 微控制器，用以在读取该第一易失性存储器空间时基于上述侦错码实施侦错程序； 其中，当该侦错程序指示该逻辑-物理地址映射表的数据产生错误时，该微控制器基于上述逻辑-物理地址映射表的数据的备份修复该第一易失性存储器空间上的上述逻辑-物理地址映射表的数据。2.如权利要求1所述的快闪存储器控制器，其中该微控制器以以一固定时间间隔更新该备份；且 上述固定时间间隔基于该第一易失性存储器空间的工艺条件而设定，使该第一易失性存储器空间中各侦错码所负责侦错的数据在上述固定时间间隔内的宇宙粒子撞击转态发生次数不超过各侦错码的侦错能力。3.如权利要求1所述的快闪存储器控制器，其中，该备份存储于该快闪存储器或存储于该主机的非易失性存储器上。4.如权利要求1所述的快闪存 储器控制器，其中: 该微控制器还在将上述逻辑-物理地址映射表的数据载入该第一易失性存储器空间之前即对欲载入的上述逻辑-物理地址映射表的数据基于所对应的该侦错码实施该侦错程序，该侦错码由一侦错模块产生。5.如权利要求1所述的快闪存储器控制器，还包括: 第二易失性存储器空间，用作该主机以及该快闪存储器之间的数据缓冲，以及存储缓冲于其中的数据的一错误校正码， 其中: 该微控制器还在读取该第二易失性存储器空间时基于上述错误校正码实施错误校正程序； 上述错误校正码由错误校正模块产生。6.如权利要求5所述的快闪存储器控制器，还包括: 静态随机存取存储器，提供上述第一与第二易失性存储器空间。7.如权利要求1所述的快闪存储器控制器，还包括: 第三易失性存储器空间，用以存储由该快闪存储器载出的固件程序代码，以及存储该固件程序代码的错误校正码； 其中，该微控制器在读取该第三易失性存储器空间时基于上述错误校正码实施错误校正程序； 其中，上述错误校正码由错误校正模块产生。8....

【专利技术属性】
技术研发人员：蔡金印，赖义麟，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：中国台湾;71