信息处理方法和系统技术方案

本发明专利技术提供了一种信息处理方法和系统，用于对存储器进行控制，该方法包括：从总线接收地址和数据；在接收到总线的读写命令时，将数据进行缓存；对所缓存的数据进行校正；基于命令寄存器的内容，发出读写命令到存储器模组，以进行数据存取。本发明专利技术改进了控制器的结构和读写方法，所需要的存储装置的体积更小，实时读写速度更快，可靠性更高。

【技术实现步骤摘要】
信息处理方法和系统
本专利技术涉及存储器读写控制，特别涉及一种用于嵌入式系统的存储器控制方法和系统。
技术介绍
NAND设备成本低、写入和擦除速度快，且更适宜数据存储等诸多优点而被业界广泛采用。然而，由于NAND的管理和控制比较复杂，关于NAND存储器标准化组织当前并没有制定统一的接口标准，增加存储器控制电路的设计难度。现有的NAND存储器种类繁多，对于应用在嵌入式环境保护和检测系统的存储器而言，例如在线水质监测的嵌入式系统，所需要的存储装置的体积更小，实时读写速度更快，可靠性更高。而目前的存储阵列进行逻辑控制效率较低，在实现高速度、大容量、高可靠性数据存储性能上还有改进的余地。
技术实现思路
为解决上述现有技术所存在的问题，本专利技术提出了一种信息处理方法，用于对存储器进行控制，包括：从总线接收地址和数据；在接收到总线的读写命令时，将数据进行缓存；对所缓存的数据进行校正；基于命令寄存器的内容，发出读写命令到存储器模组，以进行数据存取。优选地，所述从总线接收地址和数据包括：利用AMBA数据接口模块作为与AMBA总线的接口，从AMBA总线接收地址和数据，对地址解码并且将解码数据写入控制寄存器与缓存控制电路；在AMBA总线中对地址进行解码，并且更新和读取控制寄存器的内容；读取控制单元的状态，或者读出或写入进入存储器模组的数据。优选地，所述将数据进行缓存包括，利用缓存控制电路，控制两个缓存器SRAM的数据访问，以允许CPU、SRAM和存储器控制单元之间的数据传输，所述缓存控制电路控制两个缓存器，进一步包括：通过CPU直接访问SRAM存储器；通过CPU经由SRAM存储器访问存储器数据；访问两个缓存器的数据；通过访问存储器控制单元的数据；更新误差校正编码器和解码器校正过的数据；并且，所述缓存控制电路具有两个状态机，一个用于处理缓存控制电路模块与存储器控制器模块之间的接口信号，另一个用于处理缓存控制电路与AMBA接口模块之间的接口信号。优选地，所述对数据进行校正，包括利用误差校正编码器和解码器进行校正，该可误差校正编码器和解码器由存储器控制单元来编程，通过采用分组预取译码的操作方式，利用三级流水操作，通过软件配置来改变设定值；所述基于命令寄存器的内容，发出读写命令到存储器模组，进一步包括：利用寄存器堆中的存储器模块配置寄存器，记录包括地址阶段的周期数，块大小以及页大小，如果在操作期间要改变寄存器里面的值，则发出软件复位，然后发出命令；利用寄存器堆中的存储器控制电路与缓存控制电路的中断寄存器，：检测设备状态检查失败中断，空白检查中断，CRC检查失败中断，数据访问中断，命令完成中断。利用寄存器堆中的缓存控制电路特殊功能使能寄存器，输出模式使能信号，用于直接访问SRAM存储器，并从存储器读取SRAM的资料或者将SRAM资料写入存储器；所述数据存取进一步包括，在存储器的读周期，CPU发出一个写周期到页索引寄存器，指定要读取的地址，然后更新访问控制寄存器来发起读周期，CPU从缓存控制电路读取数据；在存储器写周期，CPU发出一个写周期到页索引寄存器，指定要写入的地址，然后CPU更新访问控制寄存器来发起写周期，最后CPU将数据写入缓存控制电路。优选地，所述读写命令通过存储器控制单元发送到存储器模组，所述存储器模组为NAND。根据本专利技术的另一方面，提供了一种信息处理系统，包括用于对存储器进行控制的存储器控制电路，其特征在于，该电路包括：总线接口模块，用于从总线接收地址和数据；缓存控制电路，用于在接收到总线的读写命令时缓存数据；误差校正编码器和解码器，用于对所缓存的数据进行校正；存储器控制单元，用于基于命令寄存器的内容发出读写命令到存储器模组，以进行数据存取。优选地，所述总线接口模块为AMBA数据接口模块，并进一步配置为：作为AMBA总线与存储器控制单元的接口，从AMBA总线接收地址和数据，然后对地址解码并且将解码数据写入控制寄存器与缓存控制电路；在AMBA总线中对地址进行解码并且更新/读取控制寄存器的内容；读取控制单元的状态或者读出或写入进入存储器模组的数据。优选地，所述缓存控制电路控制两个缓存器SRAM的数据访问，该缓存器进一步配置为以下模块：用于CPU直接访问SRAM存储器的模块；用于CPU经由SRAM存储器访问存储器数据的模块；用于访问两个缓存器的数据的模块；用于访问存储器控制单元的数据的模块；用于更新误差校正编码器和解码器校正过的数据的模块；所述缓存控制电路与AMBA接口模块的接口从AMBA数据FIFO收发数据，与存储器控制单元的接口使得所述控制单元能从缓存控制电路读写数据，与误差校正模块的接口使得能够更正在存储器内保留数据中错误的比特；并且，所述缓存控制电路具有两个状态机，一个用于处理缓存控制电路模块与存储器控制器模块之间的接口信号，另一个用于处理缓存控制电路与AMBA接口模块之间的接口信号。优选地，所述误差校正编码器和解码器可由存储器控制单元来编程，通过采用分组预取译码的操作方式，利用三级流水操作，在电路不变的情形下，通过软件配置来改变设定值。优选地，所述存储器控制单元，进一步配置为：对一个写周期而言，将写地址从行地址与列地址寄存器在地址锁存阶段出栈，以及将要写入的数据从缓存控制电路在数据传输阶段出栈；对一个读周期而言，发出一个读取的命令到存储器模组并且接收读到的数据，再将数据进栈到缓存控制电路；该存储器控制单元根据时序寄存器的内容来决定访问存储器模块的时序。优选地，该系统还包括寄存器堆，所述寄存器堆包括以下寄存器：第一页索引与第一列地址寄存器、第二页索引与第一列地址寄存器、存储器模块配置寄存器、存储器控制电路与缓存控制电路的中断寄存器、区块偏移量寄存器、缓存控制电路特殊功能使能寄存器；所述存储器模块配置寄存器配置为：记录包括地址阶段的周期数，块大小以及页大小，如果在操作期间要改变寄存器里面的值，需要则发出软件复位，然后发出命令；所述存储器控制电路与缓存控制电路的中断寄存器配置为：检测设备状态检查失败中断，空白检查中断，CRC检查失败中断，数据访问中断，命令完成中断。所述缓存控制电路特殊功能使能寄存器配置为：输出模式使能信号，用于直接访问SRAM存储器，并从存储器读取SRAM的资料或者将SRAM资料写入存储器。优选地，在存储器的读周期，CPU发出一个写周期到页索引寄存器，指定要读取的地址，然后更新访问控制寄存器来发起读周期，CPU从缓存控制电路读取数据；在存储器写周期，CPU发出一个写周期到页索引寄存器，指定要写入的地址，然后CPU更新访问控制寄存器来发起写周期，最后CPU将数据写入缓存控制电路。优选地，所述存储器模组为NAND，并且所述存储器控制电路为闪存控制电路。相比于现有技术，本专利技术的技术方案的具有以下优点：所需要的存储装置的体积更小，实时读写速度更快，可靠性更高。附图说明图1是根据本专利技术实施例的存储器控制装置的结构图。图2是根据本专利技术实施例的存储器控制方法流程图。具体实施方式多种方式可以用于(包括实施为过程；装置；系统；物质组成；在计算机可读存储介质上包括的计算机程序产品；和/或处理器(诸如如下处理器，该处理器被配置成执行在耦合到处理器的存储器上存储的和/或由该存储器提供的指令))实施本专利技术。在本说明书中，本文档来自技高网...

【技术保护点】
一种信息处理方法，用于对存储器进行控制，其特征在于，包括：从总线接收地址和数据；在接收到总线的读写命令时，将数据进行缓存；对所缓存的数据进行校正；基于命令寄存器的内容，发出读写命令到存储器模组，以进行数据存取。

【技术特征摘要】
1.一种对存储器进行控制的方法，其特征在于，包括：从总线接收地址和数据；在接收到总线的读写命令时，将数据进行缓存；对所缓存的数据进行校正；基于命令寄存器的内容，发出读写命令到存储器模组，以进行数据存取；所述从总线接收地址和数据包括：利用AMBA数据接口模块作为与AMBA总线的接口，从AMBA总线接收地址和数据，对地址解码并且将解码数据写入控制寄存器与缓存控制电路；在AMBA总线中对地址进行解码，并且更新和读取控制寄存器的内容；读取控制单元的状态，或者读出或写入进入存储器模组的数据；所述将数据进行缓存包括，利用缓存控制电路，控制两个缓存器SRAM的数据访问，以允许CPU、SRAM和存储器控制单元之间的数据传输，所述缓存控制电路控制两个缓存器，进一步包括：通过CPU直接访问SRAM存储器；通过CPU经由SRAM存储器访问存储器数据；访问两个缓存器的数据；通过访问存储器控制单元的数据；更新误差校正编码器和解码器校正过的数据；并且，所述缓存控制电路具有两个状态机，一个用于处理缓存控制电路模块与存储器控制器模块之间的接口信号，另一个用于处理缓存控制电路与AMBA接口模块之间的接口信号。2.根据权利要求1所述的方法，其特征在于，所述对所缓存的数据进行校正，包括利用误差校正编码器和解码器进行校正，该误差校正编码器和解码器由存储器控制单元来编程，通过采用分组预取译码的操作方式，利用三级流水操作，通过软件配置来改变设定值；所述基于命令寄存器的内容，发出读写命令到存储器模组，进一步包括：利用寄存器堆中的存储器模块配置寄存器，记录包括地址阶段的周期数，块大小以及页大小，如果在操作期间要改变寄存器里面的值，则发出软件复位，然后发出命令；利用寄存器堆中的存储器控制电路与缓存控制电路的中断寄存器，：检测设备状态检查失败中断，空白检查中断，CRC检查失败中断，数据访问中断，命令完成中断；利用寄存器堆中的缓存控制电路特殊功能使能寄存器，输出模式使能信号，用于直接访问SRAM存储器，并从存储器读取SRAM的资料或者将SRAM资料写入存储器；所述数据存取进一步包括，在存储器的读周期，CPU发出一个写周期到页索引寄存器，指定要读取的地址，然后更新访问控制寄存器来发起读周期，CPU从缓存控制电路读取数据；在存储器写周期，CPU发出一个写周期到页索引寄存器，指定要写入的地址，然后CPU更新访问控制寄存器来发起写周期，最后CPU将数据写入缓存控制电路。3.根据权利要求2所述的方法，其特征在于，所述读写命令通过存储器控制单元发送到存储器模组，所述存储器模组为NAND。4.一种存储器控制电路，其特征在于，包括：总线接口模块，用于从总线接收地址和数据；缓存控制电路，用于在接收到总线的读写命令时缓存数据；误差校正编码器和解码器，用于对所缓存的数据进行校正；存储器控制单元，用于基于命令寄存器的内容发出读写命令到存储器模组，以进行数据存取；所述总线接口模块为AMBA数据接口模块，并进一步配置为：作为AMBA总线与存储器控制单元的接口，从...

【专利技术属性】
技术研发人员：毛力，
申请(专利权)人：四川九成信息技术有限公司，
类型：发明
国别省市：四川;51