在栅绕式架构中的锗和III-V纳米线及纳米带的CMOS实现制造技术

本发明专利技术公开了用于在同一衬底(例如硅)上的异质材料，例如III-V族半导体材料和IV族半导体(例如Ge)的共同集成的架构和技术。在实施例中，具有交替的纳米线和牺牲层的多层异质半导体材料堆叠体用来释放纳米线并允许完全围绕纳米线晶体管的沟道区的同轴栅极结构的形成。在实施例中，单独的PMOS和NMOS沟道半导体材料与具有交替的Ge/III-V层的覆盖层的起始衬底共同集成。在实施例中，在单独PMOS和单独NMOS器件内的多个堆叠的纳米线的垂直集成使能给定的布局区域的相当大的驱动电流。

【技术实现步骤摘要】
【国外来华专利技术】在栅绕式架构中的锗和III-V纳米线及纳米带的CMOS实现
本专利技术的实施例通常涉及微电子器件架构和制造，且更特别地涉及CMOS的异质纳米线晶体管。
技术介绍
硅CMOS技术已成为过去几十年来微电子器件的支柱。然而，摩尔定律将在某个点要求基于非硅器件技术的扩展。虽然早已在除了硅以外的材料(例如III-V族半导体)中制造微电子器件，在这些介质中的MOS技术从高容量制造(HVM)观点被认为是不成熟的。当代III-V族技术的另一问题源于合理地配合得很好的n型和p型器件的缺乏，因为虽然III-V族材料系统具有高电子迁移率，但空穴迁移率低得多。因此，从高级硅CMOS到III-V族器件的过渡可能需要对到目前为止与基于硅的器件共同发展的电路设计的显著中断，且结果是依赖于CMOS逻辑的互补晶体管的可用性。能够实现具有基于III-V族的微电子器件的CMOS的器件架构和制造技术提供了在更多的几十年间扩展摩尔定律的优点。附图说明本专利技术的实施例作为例子而不是作为限制被示出，且可参考当结合附图考虑时的下面的详细描述来更充分理解本专利技术的实施例，在附图中：图1是根据一实施例的在同一衬底上的与PMOSIV本文档来自技高网...

【技术保护点】
一对半导体器件，包括：布置在衬底之上的第一纳米线，其中，所述第一纳米线的纵向长度还包括：IV族半导体材料的第一沟道区；与所述第一沟道区电耦合的第一源极区和第一漏极区；第一栅极堆叠体，其包括同轴地完全环绕在所述第一沟道区周围的栅极绝缘体和栅极导体；以及布置在所述衬底之上的第二纳米线，所述第二纳米线还包括：III‑V族半导体材料的第二沟道区；与所述第二沟道区电耦合的第二源极区和第二漏极区；以及第二栅极堆叠体，其包括同轴地完全环绕在所述第二沟道区周围的栅极绝缘体和栅极导体。

【技术特征摘要】
【国外来华专利技术】1.一对半导体器件，包括：布置在衬底之上的第一纳米线，其中，所述第一纳米线的纵向长度还包括：IV族半导体材料的第一沟道区；与所述第一沟道区电耦合的第一源极区和第一漏极区；第一栅极堆叠体，其包括同轴地完全环绕在所述第一沟道区的所述IV族半导体材料周围并且与所述第一沟道区的所述IV族半导体材料连续接触的栅极绝缘体和栅极导体；以及布置在所述衬底之上的第二纳米线，所述第二纳米线还包括：III-V族半导体材料的第二沟道区；与所述第二沟道区电耦合的第二源极区和第二漏极区；以及第二栅极堆叠体，其包括同轴地完全环绕在所述第二沟道区周围的栅极绝缘体和栅极导体。2.如权利要求1所述的一对半导体器件，其中，所述第一源极区和第一漏极区是p型，且其中，所述第二源极区和第二漏极区是n型，以使该对半导体器件变得互补。3.如权利要求1所述的一对半导体器件，其中，所述IV族半导体材料由锗(Ge)组成。4.如权利要求1所述的一对半导体器件，其中，所述第一沟道区的纵向轴布置在所述衬底之上的第一距离处，且其中，所述第二沟道区的纵向轴布置在所述衬底之上的第二距离处，所述第二距离不同于所述第一距离。5.如权利要求4所述的一对半导体器件，其中，所述第二距离至少等于所述第一距离加上所述第一沟道区沿着垂直于所述衬底的方向的厚度的和。6.如权利要求1所述的一对半导体器件，其中，所述第一纳米线布置在纳米线的第一垂直堆叠体内，其中，在所述第一垂直堆叠体中的每个纳米线具有由所述IV族材料组成的沟道区，且其中，在所述第一垂直堆叠体中的两个相邻纳米线在沿着所述纵向长度的位置处通过不同于所述IV族材料的中间结晶半导体材料物理地接合。7.如权利要求6所述的一对半导体器件，其中，所述中间结晶半导体材料布置在相邻于第一栅极堆叠体的隔片区内。8.如权利要求6所述的一对半导体器件，其中，所述中间结晶半导体材料是所述III-V族半导体材料。9.如权利要求8所述的一对半导体器件，其中，所述第二纳米线布置在纳米线的第二垂直堆叠体内，其中，在所述第二垂直堆叠体中的每个纳米线具有由所述III-V族半导体材料组成的沟道区，且其中，在所述第二垂直堆叠体中的两个相邻纳米线在沿着所述纵向长度的位置处通过不同于所述III-V族半导体的第二中间结晶半导体材料物理地接合。10.如权利要求9所述的一对半导体器件，其中所述第二中间结晶半导体材料是所述IV族半导体材料。11.如权利要求10所述的一对半导体器件，其中，在所述第一垂直堆叠体中的两个相邻纳米线和在所述第二垂直堆叠体中的两个相邻纳米线在沿着所述纵向长度的位置处通过不同于所述IV族半导体材料或所述III-V族半导体材料的第三中间结晶半导体材料物理地接合。12.如权利要求11所述的一对半导体器件，其中，所述第三中间结晶半导体材料是IV族半导体材料。13.如权利要求12所述的一对半导体器件，其中，所述第三中间结晶半导体材料是SiGe。14.一对互补晶体管，包括：布置在衬底之上的p型晶体管，其中，纵向长度的所述p型晶体管还包括：IV族半导体材料的第一沟道区；与所述第一沟道区电耦合的p型源极区和漏极区；第一栅极堆叠体，其包括同轴地完全环绕在所述第一沟道区的所述IV族半导体材料周围并且与所述第一沟道区的所述IV族半导体材料连续接触的栅极绝缘体和栅极导体；以及布置在所述衬底之上的n型晶体管，其中，纵向长度的所述n型晶体管还包括：III-V族半导体材料的第二沟道区；与所述第一沟道区电耦合的n型源极区和漏极区；以及第二栅极堆叠体，其包括同轴地完全环绕在所述第二沟道区周围的栅极绝缘体和栅极导体。15.如权利要求14所述的一对互补晶体管，其中，所述IV族半导体材料由锗(Ge)组成，且其中，所述III-V族半导体材料由GaAs、InAs、InP和III-N族中的一种组成。16.一种在衬底上形成一对半导体器件的方法，所述方法包括：在所述衬底的第一区上布置半导体层的第一堆叠体，所述半导体层的第一堆叠体包括覆盖第一牺牲层的结晶IV族半导体层；在所述衬底的第二区上布置半导体层的第二堆叠体，所述半导体层的第二堆叠体包括覆盖第二牺牲层的结晶III-V族半导体层；蚀刻所述第一堆叠体以限定包括所述IV族半导体层的第一纳米线；蚀刻所述第二堆叠体以限定包括所述III-V族半导体层的第二纳米线；形成沿着所述第一纳米线的纵向沟道长度同轴地完全环绕在所述IV族结晶层周围的第一栅极堆叠体；以及形成沿着所述第二纳米线的纵向沟道长度同轴地完全环绕在所述III-V族结晶层周围的第二栅极堆叠体。17.如权利要求16所述的方法，还包括：形成与所述第一纳米线的沟道电耦合的p型源极区和漏极区；以及形成与所述第二纳米线的沟道电耦合的n型源极区和漏极区。18.如权利要求16所述的方法，其中，蚀刻半导体层的所述第一堆叠体还包括针对所述IV族半导体层选择性地移除所述第一牺牲层以沿着所述纵向沟道长度形成在所述IV族半导体层和所述衬底之间的间隙；以及其中，蚀刻半导体层的所述第二堆叠体还包括针对所述III-V族半导体层选择性地移除所述第二牺牲层以沿着所述纵向沟道长度形成在所述III-V族半导体层和所述衬底之间的间隙。19.如权利要求16所述的方法，其中，使所述IV族半导体层外延地生长还包括使由Ge组成的材料外延地生长；以及其中，使所述III-V族半导体层外延地生长还包括使由GaAs组成的材料生长。20.如权利要求16所述的方法，其中，所述第一牺牲层是所述结晶III-V族半导体层，且其中，所述第二牺牲层是所述结晶IV族半导体层；以及其中，在所述衬底上布置半导体层的所述第一堆叠体和所述第二堆叠体包括使所述结晶III-V族半导体层和所述结晶IV族半导体层两者在所述衬底的所述第一区和所述第二区两者之上外延地生长。21.如权利要求20所述的方法，其中，蚀刻所述半导体层的第一堆叠体还包括针对所述IV族半导体层选择性地移除所述III-V族半导体层以在所述第一区中形成在所述IV族半导体层和所述衬底之间的间隙；并...

【专利技术属性】
技术研发人员：M·拉多萨夫列维奇，R·皮拉里塞泰，G·杜威，N·慕克吉，J·卡瓦列罗斯，W·拉赫马迪，V·勒，B·舒金，M·V·梅茨，R·周，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US