3D显示的像素插黑方法及使用该方法的电路技术

本发明专利技术提供一种3D显示的像素插黑方法，包括：提供数个提供数据信号的数据线、提供扫描信号的数个栅极线、及数个像素(P)；每一个像素连接一条数据线与一条栅极线，且每一个像素的极性与与其相邻的上下左右的像素的极性都是相反的；提供数个控制晶体管(T)，将不同极性的像素连接；提供数个控制信号端，与控制晶体管(T)电性连接，所述控制信号端施加低电压，控制晶体管(T)断开，所述控制信号端施加高电压，控制晶体管(T)导通。这样的方式不会增加公共电极线路的负载，也不会增加整个面板的功率消耗，另外放电的薄膜晶体管源漏极之间的电压较大(正负像素电极)，放电速度也会有所提高。本发明专利技术还提供使用该方法的电路。

【技术实现步骤摘要】
3D显示的像素插黑方法及使用该方法的电路
本专利技术涉及显示
，尤其涉及一种3D显示的像素插黑方法及使用该方法的电路。
技术介绍
最近3D显示功能的需求增长非常迅速，快门式3D技术通过提高画面刷新率，再将一帧图像一分为二，形成对应左右眼的两组图像画面交错显示，观众通过快门式眼睛观看后呈现出3D的效果。在快门式3D技术中，当图像的左右眼图像画面交替显示时，容易产生串扰(Crosstalk)问题。串扰问题为:所接收的左眼图像中包含有右眼图像的内容，所接收的右眼图像中包含有左眼图像的内容，即左右眼图像相互干扰，导致所形成的3D图像发生错误。形成串扰的原因主要包括如下两种:第一、液晶显示装置的屏幕显示采用自上而下顺序扫描方式，当液晶显示装置显示左眼图像时，左眼接收左眼图像，左眼图像扫描至最后一行，紧接着从第一行开始扫描右眼图像，右眼开始接收右眼图像，然而，在液晶显示屏的其他行上(从第二行到最后一行)仍然保持上一场的左眼图像，这样，右眼接收到的右眼图像中有部分左眼图像，同理，左眼接收到的左眼图像中有部分右眼图像，形成左右眼图像串扰。第二、液晶分子偏转过程需要一定时间，该时间即为液晶响应时间。液晶显示装置的屏幕显示采用自上向下扫描的顺序扫描方式，当显示左眼图像时，左眼接收左眼图像，左眼图像扫描至最后一行完成扫描时，紧接着从第一行开始扫描右眼图像，右眼开始接收右眼图像。这样，第一行液晶单元从左眼图像向右眼图像变化时，第一行液晶单元的驱动电压需发生变化，使第一行液晶单元偏转角度发生变化，然而，液晶单元的偏转需要一定的液晶响应时间，则接收的右眼图像包含从左眼图像向右眼图像变化的过程，也就是说，在该液晶响应时间中，右眼同时接收到左眼画面和右眼画面，从而形成左眼和右眼图像画面串扰。对于第一种原因的串扰，可通过在左右图像之间插入黑色图像的方式解决，例如可以采用左眼画面一黑画面一右眼画面一黑画面(LBRB)，使得左眼同时接收到左眼图像以及黑色图像，右眼同时接收到右眼图像以及黑色图像，由于黑色图像为背景图像，则不会与正常图像发生串扰。插黑技术(Black Insertion，BI)普遍使用在平面显示设备中，以改善显示面板的动态影像的显示质量。其是利用在连续的动态影像与影像之间，插入黑画面，以消除人眼对影像的积分效应(integration effect),进一步改善显示面板在动态影像中常有的动画拖影现象(moving picture response timing, MPRT),提升动画质量。对于第二种原因的串扰，可通过缩短液晶响应时间的方式解决。目前，常用的插黑方式可以是由数据线(DataLine)向像素(Pixel)中写入黑画面的信号，以实现插黑的目的。请参阅图la，为现在常用的插黑电路示意图，包括:提供数据信号的数据线(Datall)、与数据线(Datall)交叉设置的提供扫描信号的栅极线(Gatell)、公共电极(VC0M11)、像素晶体管(Trll)、像素电极(Dll)、存储电容(CstgIl)、及液晶电容(ClcII);所述像素晶体管(Trll)包括栅极(gll)、源极(sll)、漏极(dll)，所述像素晶体管(Trll)的栅极(gll)电性连接于栅极线(Gatell)，所述像素晶体管(Trll)的源极(sll)电性连接于数据线(Datall)，所述像素晶体管(Trll)的漏极(dll)电性连接于像素电极(Dll)，所述存储电容(CstgIl)的上极板与液晶电容(QcIl)的上极板连接后电性连接于像素电极(Dll)，所述存储电容(CstgIl)的下极板电性连接于公共电极(VCOMll)，所述液晶电容(Q11)的下极板电性连接于公共电极(VCOMll);所述像素晶体管(Trll)为薄膜晶体管(Thin Film Transistor, TFT);图la中箭头标注的是黑色画面信号写入的路径。但是,这种方式数据线上的电压切换频率加快，会导致功耗升高，根据有关资料，采用这种方式的总功耗会增加20~40%。另外一种插黑方式是将像素的像素电极和公共电极通过某种电路结构(例如TFT)连接起来，在需要插入黑画面时像素电极向公共电极放电，实现黑画面。请参阅图lb，为现在常用的另外一种插黑电路示意图，包括:提供数据信号的数据线(Datall’)、与数据线(Datall’ )交叉设置的提供扫描信号的栅极线(GatelT )、控制信号端、公共电极(VCOMir )、像素晶体管(Trir )、控制晶体管(T12’)、像素电极(Dll’)、存储电容(Cstgll’)、及液晶电容(Qir);所述像素晶体管(TrlT)包括栅极(gll’)、源极(sll’)、漏极(dll’)，所述控制晶体管(T12’)包括栅极(gl2’)、源极(sl2’)、漏极(dl2’)；所述像素晶体管(TrlT)的栅极(gll’)电性连接于栅极线(GatelT)，所述像素晶体管(TrlT)的源极(sll’)电性连接于数据线(Datall’)，所述像素晶体管(TrlT)的漏极(dll’)电性连接于像素电极(D11’)，所述存储电容(CstgIT)的上极板与液晶电容H1’)的上极板连接后电性连接于像素电极(Dll’)，所述存储电容(CstgIT )的下极板电性连接于公共电极(VCOMir )，所述液晶电容(Qll’ )的下极板电性连接于公共电极(VCOMir );所述控制晶体管(T12’ )的源极(sl2’ )电性连接于像素电极(Dll’)，所述控制晶体管(T12’ )的栅极(gl2’ )电性连接于控制信号端，所述控制晶体管(T12’ )的漏极(dl2’ )电性连接于公共电极(VCOMir);所述像素晶体管(ΤYΙ)与控制晶体管(T12’)均为薄膜晶体管；图1b中箭头标注的是像素点击漏电的路径。但是，这种模式工作时公共电极的负载较大，可能会影响显示品质。
技术实现思路
本专利技术的目的在于提供一种3D显示的像素插黑方法，在不增加面板功率消耗的情况下，实现3D的插黑功能，也不会额外增加公共电极线路的负载。本专利技术的另一目的在于提供使用该3D显示的像素插黑方法的电路，通过控制信号使连接不同极性像素电极的薄膜晶体管导通，实现黑画面显示。为实现上述目的，本专利技术提供一种3D显示的像素插黑方法，包括:步骤100、提供数个提供数据信号的数据线、数个提供扫描信号的栅极线、及数个像素(P)，每一个像素连接一条数据线与一条栅极线，且每一个像素的极性与与其相邻的上下左右的像素的极性都是相反的；步骤200、提供数个控制晶体管(T)，将不同极性的像素连接； 步骤300、提供数个控制信号端，与控制晶体管⑴电性连接，所述控制信号端施加低电压，控制晶体管(T)断开，所述控制信号端施加高电压，控制晶体管(T)导通。所述步骤200中控制晶体管(T)将配置在同一列的第2n+l行像素与第2n+2行像素连接。所述步骤200中控制晶体管(T)将配置在同一行的第2n+l列像素与第2n+2列像素连接。所述步骤100中像素(P)可分为两个区，即上半部分的分区与下半部分的分区，所述上半部分的分区与下半部分的分区的极性相同。所述步骤200中控制晶体管(T)将配置在同一列的第m行像素的下半部分的分区与第m+1行像素本文档来自技高网...

【技术保护点】
一种3D显示的像素插黑方法，其特征在于，包括：步骤100、提供数个提供数据信号的数据线、数个提供扫描信号的栅极线、及数个像素(P)，每一个像素连接一条数据线与一条栅极线，且每一个像素的极性与与其相邻的上下左右的像素的极性都是相反的；步骤200、提供数个控制晶体管(T)，将不同极性的像素连接；步骤300、提供数个控制信号端，与控制晶体管(T)电性连接，所述控制信号端施加低电压，控制晶体管(T)断开，所述控制信号端施加高电压，控制晶体管(T)导通。

【技术特征摘要】
1.一种3D显示的像素插黑方法，其特征在于，包括: 步骤100、提供数个提供数据信号的数据线、数个提供扫描信号的栅极线、及数个像素(P)，每一个像素连接一条数据线与一条栅极线，且每一个像素的极性与与其相邻的上下左右的像素的极性都是相反的； 步骤200、提供数个控制晶体管(T)，将不同极性的像素连接； 步骤300、提供数个控制信号端，与控制晶体管(T)电性连接，所述控制信号端施加低电压，控制晶体管⑴断开，所述控制信号端施加高电压，控制晶体管⑴导通。2.如权利要求1所述的3D显示的像素插黑方法，其特征在于，所述步骤200中控制晶体管(T)将配置在同一列的第2n+l行像素与第2n+2行像素连接。3.如权利要求1所述的3D显示的像素插黑方法，其特征在于，所述步骤200中控制晶体管(T)将配置在同一行的第2n+l列像素与第2n+2列像素连接。4.如权利要求1所述的3D显示的像素插黑方法，其特征在于，所述步骤100中像素(P)可分为两个区，即上半部分的分区与下半部分的分区，所述上半部分的分区与下半部分的分区的极性相同。5.如权利要求4所述的3D显示的像素插黑方法，其特征在于，所述步骤200中控制晶体管(T)将配置在同一列的第m行像素的下半部分的分区与第m+1行像素的上半部分的分区连接。6.如权利要求1所述的3D显示的像素插黑方法，其特征在于，所述控制晶体管(T)导通时，正极性像素电压降低，而负极性的像素电压升高，最终达到公共电极电压附近。7.一种使用如权利要求1所述的3D显示的像素插黑方法的电路，其特征在于，包括:提供数据信号的数个数据线(Data)、提供扫描信号的数个栅极线(Gate)、数个控制信号端、公共电极(VCOM)、由数据线(Data)与栅极线(Gate)限定的数个像素(P)、及数个控制晶体管(T);所述每一个像素连接一条数据线与一条栅极线，所述像素(P)包括像素晶体管(Tr)、像素电极(D)、存储电容(Cstg)、及液晶电容(Cd ;所述控制晶体管⑴包括栅极(g)、源极(S)、漏极(d)，所述像素晶体管(Tr)包括第一栅极(gl)、第一源极(Si)、第一漏极(dl)； 配置在同一列的第2n+l行像素与第2n+2行像素通过一个控制晶体管⑴连接；所述控制晶体管⑴的源极(s)电性连接于同一列的第2n+l行像素的像素电极(D)，所述控制晶体管(T)的漏极(d)电性连接于同一列的第2n+2行像素的像素电极(D);所述配置在同一行的控制晶体管(T)的栅极(g)与某一条控制信号端公共连接； 配置在同一行的像素中像素晶体管(Tr)的第一栅极(gl)与某一条栅极线(Gate)公共连接，配置在同一列的像素中像素晶体管(Tr)的第一源极(Si)与某一条数据线(Data)公共连接；所述像素晶体管(Tr)的第一漏极(dl)电性连接于像素电极(D);所述存储电容(Cstg)的上极板与液晶电容(Cd的上极板连接后电性连接于像素电极(D)，所述存储电容(Cstg)的下极板电性连接于公共电极(VCOM)，所述液晶电容(Cd的下极板电性连接于公共电极(VCOM)。8.如权利要求7所述的使用该3D显示的像素插黑方法的电路，其特征在于，所述控制晶体管(T)与像素晶体管(Tr)均为薄膜晶体管。9.如权利要求7所述的使用该3D显示的像素插黑方法的电路，其特征在于，所述每一像素(P)的极性与与其相邻的上下左右的像素的极性都是相反的。10.一种使用如权利要求1所述的3D显示的像素插黑方法的电路，其特征在于，包括:提供数据信号的数个数据线(Data)、提供扫描信号的数个栅极线(Gate)、数个控制信号端、公共电极(VCOM)、由数据线(Data)与栅极线(Gate)限定的数个像素(P’)、及数个控制晶体管(T’ );所述每一个像素连接一条数据线与一条栅极线，所述像素(P’ )包括像素晶体管(Ti.’)、像素电极(D’)、存储电容(Cstg’)、及液晶电容((V );所述控制晶体管(T’ )包括栅极(g’)、源极(s’)、漏极(d’)，所述像素晶体管(Tr’ )包括第一栅极(...

【专利技术属性】
技术研发人员：杜鹏，
申请(专利权)人：深圳市华星光电技术有限公司，
类型：发明
国别省市：广东;44