本申请涉及以模糊算法和动态密钥为特征的基于保留的本征指纹识别。随机本征芯片ID生成采用保留失败签名。利用具有第一设置比第二设置更严格的测试设置产生第一和第二ID，从而在包括第二ID位串290的第一ID位串275中创建更多的失败。通过BIST引擎625调节的保留暂停时间控制保留失败的数量，其中失败数量803，920满足预定的失败目标。验证确认第一ID是否包括第二ID位串，该ID成为用于认证的ID。认证是通过具有中间条件的第三ID启用的，使得第一ID包括第三ID位串并且第三ID包括第二ID位串。中间条件包括保护带，以消除第一和第二ID边界附近的位不稳定性问题。该中间条件在每一次ID读取操作改变，从而导致更安全的识别。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】本申请涉及以模糊算法和动态密钥为特征的基于保留的本征指纹识别。随机本征芯片ID生成采用保留失败签名。利用具有第一设置比第二设置更严格的测试设置产生第一和第二ID，从而在包括第二ID位串290的第一ID位串275中创建更多的失败。通过BIST引擎625调节的保留暂停时间控制保留失败的数量，其中失败数量803，920满足预定的失败目标。验证确认第一ID是否包括第二ID位串，该ID成为用于认证的ID。认证是通过具有中间条件的第三ID启用的，使得第一ID包括第三ID位串并且第三ID包括第二ID位串。中间条件包括保护带，以消除第一和第二ID边界附近的位不稳定性问题。该中间条件在每一次ID读取操作改变，从而导致更安全的识别。【专利说明】以模糊算法和动态密钥为特征的基于保留的本征指纹识别
本专利技术涉及利用硬件本征密钥和认证响应的芯片识别，以及用于产生唯一标识串来识别芯片的方法和电路，更具体地，涉及利用静态随机存取存储器阵列或动态随机存取存储器阵列产生用于ID安全和高准确度认证的VLSI芯片不可复制的本征标识的方法和系统。
技术介绍
在当代安全和加密应用中，自我识别芯片的可靠性已经成为必需。全球半导体联盟(GSA)在“Hardware Intrinsic Security:Fabless Perception and Awareness Study，，中描述了半导体工业对秘密密钥存储的需求，其中要提高对秘密密钥存储和硬件本征安全性的采用，成本是需要加以解决的最大障碍。并且，特定设备的唯一标识是从业者给出采用秘密密钥存储的主要原因。显然，根据GSA的受访者，通常是无晶圆厂(fabless)半导体设计公司，存在对内部和外部IC客户的成本效益的解决方案的一个关键需求:用最少的设计和面积开销提供芯片认证和识别。该解决方案应该在芯片上只需最少量的额外电路系统或掩模水平、对产出没有影响、并且适用于广泛的产品。集成电路(IC)的认证包括使用电线路径延迟(有可能被补偿，以考虑不同的温度/电压运行条件)的物理上不可克隆功能(PUF)、误差校正、限制访问PUF的控制模块、混淆真实PUF输入/输出关系的随机散列、通过PUF增加响应复杂性的多反馈回路、或者当施加不同时钟周期时响应改变的PUF。当利用物理上不可克隆功能识别设备时，生成对唯一代表设备身份的PUF响应包括使具有存储器的设备扩展到硬件和软件并且要求把存储器响应用作设备的硬件本征标识。SRAM、锁存器以及FPGA的制造和使用(对于它们在特定运行条件下逻辑门之间的竞争使用)可以具有把每一个设备从一组设备中唯一区分出来的不同特征。提供带有唯一标识的IC芯片的系统可以在芯片中包括能用于芯片唯一标识的块。然后，该芯片必须包括在IC中形成的多个标识单元，其中该IC在单元中根据随机参数变化产生响应。该芯片还可以扩展到如下的单元，其包括至少一个晶体管、失配的两个晶体管、不同类型的单元、或存储在单元上可以作为位的序列读出的值。尽管在存在工艺变化时，芯片识别电路概念引入电压调节来把产生的ID的汉明距离(即ID串中逻辑I的数量)调整到期望值，但是在单个生成周期中ID的重复测试可以增加ID的稳定性以确保该一次产生的ID能够在以后毫无困难地或者不必进行位的改变而被读出。尽管以上提到的ID解决方案理论上允许生成本征ID，但是存在风险，即产生的位包括不稳定的位，这些不稳定的位会随着时间推移而改变，从而使不能识别正确的芯片或者不能正确地识别芯片的可能性增加。还存在为多个芯片产生相同ID向量的可能性，尤其当向量位的串长度短的时候。尽管增加向量长度减少多个芯片具有相同ID的机会，但是这增加了管理用于识别的长向量模式的系统开销。此外，即使芯片唯一地在芯片内产生唯一的本征ID，也存在该ID会在ID读取操作期间被非法拷贝的风险。尽管具有较长的ID向量减少了这种风险，但是这是以增加向量管理复杂性及系统开销为代价的。本征电子芯片识别的关键是例如为多于一百万个部件产生可靠的且唯一的ID生成。这需要正确地定义只用于一个芯片的稳定的ID生成和验证，而不会把该ID与其它ID误识别。除了 ID生成的挑战之外，ID读取必需是足够安全的，以使得在ID读出期间不会被盗用。图1a说明了现有技术的动态随机存取存储器阵列(DRAM)，包括多个布置在二维矩阵中的一个晶体管和一个电容器单元(101)。DRAM阵列100由字线(WL)和位线(BL)支持，每个WL支持耦合到偶数BL(BLe)或奇数BL(BLo)的多个单元。这允许利用BLe和BLo为差分感测机制创建BL对。在存储器访问之前，所有的BL被预先充电到BL预充电电压(VPKE)。Vpke优选地设置成存储在单元中的O和I电压之间电压的一半。通过例子，假设该单元为O存储Ov，为I存储VDD，并且为1/2VDD感测机制存储设置在1/2VDD的VPKE。当WL升高时，耦合到相应WL的单元被同时激活，从而把所选单元中的电容器耦合到相应的BL( BP, BLe)。这导致在单元电容器和BL电容器之间电荷共享。其它BL( BP, BLo)保持在Vpee(1/2VDD)电平，从而在每个BL对之间产生差分电压(增量SA)。然后，在BL上的增量SA被放大到全部CMOS电平并且通过读出放大器(SA) (102)锁定。对于O读数，BLe低于BLo，从而允许BLe和BLo分别变低和变高。对于I读数，BLe高于BLo，从而允许BLe和BLo分别变高和变低，并且允许单元恢复完全放大的BL电压，以便被写入到相应的单元。写模式是通过激活WL启用的，从而允许耦合相应WL的单元通过BL(即，BLe)来写。写入到单元的电压是由作为动态随机存取存储器的电容器来维护的。用于I数据(或VDD)的电容电荷会随着保留暂停时间的推移而泄漏，从而导致I失败。为了增加保留时间，WL驱动器(106)可以优选地使用负电压(VWL)来减少单元(101)的亚阈区电流。将示出本专利技术中优选使用的本征芯片识别，该本征芯片识别采用具有VWL控制的保留行为来创建可控的随机二进制向量，其细节将在下文优选的实施例中加以讨论。参考图2a，示出了现有技术的静态随机存取存储器单元及支持电路系统，优选地包括六晶体管SRAM单元(201)，其中六晶体管SRAM单元包括交叉耦合反相器(230和231)和期望布置在二维矩阵中接近多个类似的六晶体管SRAM单元的两个存取晶体管(232和233)。单元被耦合到字线(WL) (205)和位线(BL)对(211和212)。SRAM的存储器访问是通过激活WL使能信号(203)启用的。这把WL(205)设为高，从而通过所述存取晶体管(232和233)把交叉耦合节点(214和215)耦合到位线(211和212)。在WL激活之前，位线均衡使能信号(207)变低，从而禁止BL均衡设备(209)，导致在BL对上产生差分电压。BL对上的差分电压利用所述读出放大器(SA) (213)转换成数字二进制输出。如将在下文中示出的，本专利技术中使用的本征ID生成在启用均衡器的同时优选地激活WL，这导致在异常条件下产生随机的二进制串，其细节将在下文优选实施例中加以讨论。
技术实现思路
因此，本专利技术的实施例提供了一种用于利用芯片在其生命期不变且唯一本文档来自技高网...
【技术保护点】
一种用于识别具有存储器阵列400的芯片的方法，包括：a)利用计算机，确定所述存储器阵列的本征参数255；b)产生所述存储器阵列的、用于产生第一身份(ID)二进制串275和第二身份(ID)二进制串290的窗口地址位置260，并且在所述存储器阵列上迭代测试，直到达到预定的失败计数265；以及c)比较所述第一ID二进制串与所述第二ID二进制串，其中如果所述第一二进制串包括所述第二串的所有失败存储器地址，则所述第一二进制串和第二二进制串变成所述芯片身份。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：D·J·费恩斯坦，A·塞斯特罗，S·S·伊耶，桐畑外志昭，N·W·罗伯森，S·罗塞恩布拉特，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国;US
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