状态保持电源门控单元制造技术

一种状态保持电源门控SRPG单元包括具有输入和输出的输入控制电路，该输入控制电路的输入耦接至输入信号。该输入控制电路包括被配置为第一反相器传输门的多个晶体管。该多个晶体管还串联连接由电源门控信号控制的至少一个晶体管。第一锁存器具有输入和输出，该第一锁存器的输入耦接至该输入控制电路的输出。传输门具有耦接至该第一锁存器的输出的输入和作为SRPG单元的输出的输出。第二锁存器具有耦接至该传输门的输出的输入和也作为SRPG单元的输出的输出。第二反相器传输门具有耦接至该第二锁存器的输出的输入。

【技术实现步骤摘要】

本专利技术总体上涉及集成电路，更特别地，涉及集成电路中使用的状态保特电源门控(SRPG)单元。
技术介绍
由于例如便携式和手持式设备的广泛使用，较低功耗在集成电路数据处理系统中变得更加重要。手持式设备中的大多数电路在大部分时间内一般处于关断状态(例如，处于空闲或深度睡眠模式)，仅消耗泄漏功率。由于晶体管泄漏电流随着更精细几何构型的制造工艺而增大，所以采用传统的功率减小技术来满足芯片泄漏目标变得更加困难。因此，对于延长蓄电池寿命而言，减小泄漏电流正成为越来越重要的因素。一种已经被用来减小泄漏电流的方法是在例如设备处于低功率或睡眠模式时“电源门控”或者切断集成电路的不被需要的某些块(block)的电源。但是，这样做时，如果在断电模式期间没有提供装置来保持状态，则电路的状态将会丢失。因此，提供SRPG单元，其具有至少一个单独的锁存器(latch)以在断电模式期间保持单元的逻辑状态。在低功耗设计中，有两种典型的SRPG单元：时钟状态无关(CSI)SRPG单元和非CSI SRPG单元。相比CSI SRPG单元，非CSI SRPG单元尺寸更小且功耗更低，但是具有特定的时钟状态要求。对于上升沿触发的非CSI SRPG单元，在电源门控信号的断言/解除断言期间时钟需要保持为低，而对于下降沿触发的非CSI SRPG单元，在电源门控信号的断言/解除断言期间时钟需要保持为高。因此，在现有设计中，仅有符合上述非CSI SRPG时钟状态要求的触发器被用非CSI SRPG单元替代。其余的必须用CSI SRPG单元替代，CSI SRPG单元尺寸大且功耗更高。因此，期望对SRPG单元进行改进以解决上述问题。
技术实现思路
示范性实施例提供一种时钟状态无关CSI状态保持电源门控SRPG单元，包括：接收输入信号的输入控制电路，其中该输入控制电路包括被配置为第一反相器传输门的多个晶体管以及与该多个晶体管串联连接的由至少一个电源门控信号控制的至少一个晶体管；第一锁存器，具有耦接至该输入控制电路的输出的输入；传输门，具有耦接至该第一锁存器的输出的输入，其中该传输门的输出包括该SRPG单元的至少一个输出；第二锁存器，具有耦接至该传输门的该输出的输入，其中该第二锁存器的输出包括该SRPG单元的至少一个输出；以及第二反相器传输门，具有耦接至该第二锁存器的该输出的输入和耦接至该第一锁存器的输出。示范性实施例还提供一种非时钟状态无关CSI状态保持电源门控SRPG单元，包括：接收输入信号的输入控制电路，其中该输入控制电路是由时钟信号控制的第一传输门；第一锁存器，具有耦接至该输入控制电路的输出的输入；第二传输门，具有耦接至该第一锁存器的输出的输入，其中该第二传输门的输出包括该SRPG单元的至少一个输出；第二锁存器，具有耦接至该第二传输门的该输出的输入，其中该第二锁存器的输出包括该SRPG单元的至少一个输出；以及反相器传输门(20)，具有耦接至该第二锁存器的该输出的输入和耦接至该第一锁存器的输入的输出。示范性实施例还提供一种控制状态保持电源门控SRPG单元的方法，包括：仅用时钟信号来控制输入控制电路，其中该输入控制电路接收输入信号且其中该输入控制电路为第一传输门；使用控制信号来控制第一锁存器，其中该第一锁存器具有耦接至该输入控制电路的输出的输入；使用该控制信号来控制第二传输门，其中该第二传输门具有耦接至该第一锁存器的输出的输入和包括该SRPG单元的至少一个输出的输出；使用该控制信号来控制第二锁存器，其中该第二锁存器具有耦接至该第二传输门的该输出的输入和包括该SRPG单元的至少一个输出的输出；以及使用电源门控信号来控制反相器传输门，其中该反相器传输门具有耦接至该第二锁存器的该输出的输入和耦接至该第一锁存器的该输入的输出。在一示例中，对于上升沿时钟触发的非CSI SRPG单元，该时钟信号在该电源门控信号的断言/解除断言期间保持为高，并且该输入控制电路被禁用。在一示例中，对于下降沿时钟触发的非CSI SRPG单元，该时钟信号在该电源门控信号的断言/解除断言期间保持为低，并且该输入控制电路被禁用。在一示例中，该控制信号通过对该时钟信号和该电源门控信号进行逻辑与操作而获得。附图说明下面对本专利技术的优选实施例的详细描述在结合附图阅读时将获得更好的理解。附图以示范而非限制的方式示出本专利技术，图中相似的附图标记指示相似的元件。图1是根据本专利技术一实施例的SRPG单元的示意性电路图；图2是根据本专利技术另一实施例的SRPG单元的示意性电路图；图3是根据本专利技术一实施例的上升沿时钟触发非CSI SRPG单元的示意性电路图；图4是根据本专利技术一实施例的下降沿时钟触发非CSI SRPG单元的示意性电路图；以及图5是图3的非CSI SRPG单元的各种信号的时序图。具体实施方式对附图的详细说明旨在作为对本专利技术的当前优选实施例的说明，而不代表可以实施本专利技术的唯一形式。应当理解，通过不同实施例也可以实现相同或等效的功能，这些实施例旨在被包含在本专利技术的思想和范围内。考虑到现有非CSI SRPG单元和CSI SRPG单元的缺点，需要能够对管芯面积和功耗进行优化的新型SRPG单元。本专利技术的实施例创建了这种SRPG单元，其包括新型CSI SRPG单元和新型非CSI(CSD，时钟状态相关)SRPG单元。根据本专利技术实施例的SRPG单元能够节约管芯面积和功耗。根据本专利技术实施例的非CSI SRPG单元适用于上升沿时钟触发CSI SRPG单元，同时时钟在电源门控信号的断言/解除断言期间保持为高；以及下降沿时钟触发非CSISRPG单元，同时时钟在电源门控信号的断言/解除断言期间保持为低。在一实施例中，本专利技术提供一种CSI SRPG单元，具有输入控制电路、第一锁存器、传输门、第二锁存器和第二反相器传输门。输入控制电路具有输入和输出，输入耦接至输入信号，并且输入控制电路包括被配置为第一反相器传输门的多个晶体管。所述晶体管进一步串联连接由至少一个电源门控信号控制的至少一个晶体管。第一锁存器具有输入和输出，输入耦接至输入控制电路的输出。传输门具有耦接至第一锁存器的输出的输入和作为SRPG单元的至少一个输出的输出。第二锁存器具有耦接至传输门的输出的输入和作为SRPG单元的至少一个输出的输出。第二反相器传输门具有耦接至第二锁存器的输出的输入。在另一实施例中，第一反相器传输门由通过时钟信号和至少一本文档来自技高网...

【技术保护点】
一种时钟状态无关CSI状态保持电源门控SRPG单元，包括：接收输入信号的输入控制电路，其中该输入控制电路包括被配置为第一反相器传输门的多个晶体管以及与该多个晶体管串联连接的由至少一个电源门控信号控制的至少一个晶体管；第一锁存器，具有耦接至该输入控制电路的输出的输入；传输门，具有耦接至该第一锁存器的输出的输入，其中该传输门的输出包括该SRPG单元的至少一个输出；第二锁存器，具有耦接至该传输门的该输出的输入，其中该第二锁存器的输出包括该SRPG单元的至少一个输出；以及第二反相器传输门，具有耦接至该第二锁存器的该输出的输入和耦接至该第一锁存器的输出。

【技术特征摘要】
1.一种时钟状态无关CSI状态保持电源门控SRPG单元，包括：
接收输入信号的输入控制电路，其中该输入控制电路包括被配置为第一反
相器传输门的多个晶体管以及与该多个晶体管串联连接的由至少一个电源门控
信号控制的至少一个晶体管；
第一锁存器，具有耦接至该输入控制电路的输出的输入；
传输门，具有耦接至该第一锁存器的输出的输入，其中该传输门的输出包
括该SRPG单元的至少一个输出；
第二锁存器，具有耦接至该传输门的该输出的输入，其中该第二锁存器的
输出包括该SRPG单元的至少一个输出；以及
第二反相器传输门，具有耦接至该第二锁存器的该输出的输入和耦接至该
第一锁存器的输出。
2.如权利要求1所述的CSI SRPG单元，其中该第一反相器传输门由至少
一个控制信号控制，该至少一个控制信号通过对时钟信号和该至少一个电源门
控信号进行逻辑操作而获得。
3.如权利要求2所述的CSI SRPG单元，其中该输入控制电路包括：
第一、第二和第三P沟道晶体管；以及
第一、第二和第三N沟道晶体管，其中该第三P沟道晶体管、该第二P沟
道晶体管、该第一P沟道晶体管、该第一N沟道晶体管、该第二N沟道晶体管
和该第三N沟道晶体管顺序地串联连接。
4.如权利要求3所述的CSI SRPG单元，其中，
该第一P沟道晶体管的栅极耦接为接收第一控制信号，该第一N沟道晶体
管的栅极耦接为接收与该第一控制信号互补的第二控制信号；
该第三P沟道晶体管的栅极耦接为接收第一电源门控信号，该第三N沟道
晶体管的栅极耦接为接收与该第一电源门控信号互补的第二电源门控信号；且
该第二P沟道和N沟道晶体管的栅极耦接为接收该输入信号。
5.如权利要求4所述的CSI SRPG单元，其中该第一控制信号通过对该...

【专利技术属性】
技术研发人员：刘毅峰，陈哲，章沙雁，周建，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US