采用电子束工艺定义连接孔的方法技术

本发明专利技术公开了一种采用电子束工艺定义半导体器件连接孔的方法，包括：在衬底上形成器件的基本结构，包括需要与连接孔电性连接的下层结构；在基本结构上形成第一硬掩模层；采用电子束曝光工艺，在第一硬掩模层上形成负胶的光刻胶图案，定义出连接区；以光刻胶图案为掩模，刻蚀第一硬掩模层，形成第一硬掩模图案；在第一硬掩模图案上形成第二硬掩模层；去除第一硬掩模图案，留下的第二硬掩模层构成第二硬掩模图案，暴露了连接区；以第二硬掩模图案为掩模，刻蚀形成与下层结构接触的连接孔。依照本发明专利技术的方法，通过先后两次图案化硬掩模，采用负胶的电子束工艺成功定义出了微纳米级的连接孔图形。提高了效率和安全性。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件制造方法，特别是涉及一种采用电子束工艺定义半导体器件连接孔的方法。
技术介绍
特征尺寸(Critical Dimension，CD)不断缩小是超大规模集成电路(Very Large Scale Integration，VLSI)工业的发展趋势。在CD缩小过程中，光刻工艺(Litho)越来越受到挑战。电子束(eBeam)作为一种纳米级光刻工艺，近年来成为国际半导体界研究的热点之一。对eBeam工艺而言，由于其需要逐行扫描待图案化的电子束光刻胶，最主要的问题之一就是工艺时间太慢。所以，在工艺过程中，需要电子束书写的区域越少越好。另一方面，在VLSI制造过程中，连接孔(Contact)的区域的面积是比较少的，也即光刻胶被去除的区域面积较少。半导体光刻工艺中的光刻胶有正胶和负胶两种材料，正胶的曝光区域在显影后被去除，而负胶的曝光区域在显影后被保留。如果采用eBeam进行Contact区域定义，正胶的曝光区域面积远远小于负胶的曝光区域面积。为了减少eBeam书写面积，按上述逻辑推理应该采用正胶工艺。而目前对eBeam工艺而言，一般都采用负胶。因为eBeam的正胶显影液通常为甲基异丁酮(MIBK)+异丙醇(IPA)的混合液体，而MIBK为有毒物质，吸入后会有危险，不利于工艺安全。所以，eBeam在定义Contact图形时遇到了不可避免的矛盾：采用负胶，需要eBeam书写的区域大大增加；采用正胶，安全上有问题。
技术实现思路
由上所述，本专利技术的目的在于克服上述技术困难，提出一种新的采用电子束工艺定义半导体器件连接孔的方法，能高效并且安全地形成连接孔掩模图案。为此，本专利技术提供了一种采用电子束工艺定义半导体器件连接孔的方法，包括：在衬底上形成器件的基本结构，包括需要与连接孔电性连接的下层结构；在基本结构上形成第一硬掩模层；采用电子束曝光工艺，在第一硬掩模层上形成负胶的光刻胶图案，定义出连接区；以光刻胶图案为掩模，刻蚀第一硬掩模层，形成第一硬掩模图案；在第一硬掩模图案上形成第二硬掩模层；去除第一硬掩模图案，留下的第二硬掩模层构成第二硬掩模图案，暴露了连接区；以第二硬掩模图案为掩模，刻蚀形成与下层结构接触的连接孔。其中，下层结构包括MOSFET的源漏区和栅极堆叠、多层布线中的镶嵌结构、衬底表面钝化层中的焊垫。其中，第一硬掩模层与第二硬掩模层材质不同。其中，第一硬掩模层和/或第二硬掩模层选自多晶硅、非晶硅、微晶硅、非晶碳、非晶锗、SiC、SiGe、氮化硅、氧化硅及其组合。其中，采用等离子体干法刻蚀工艺刻蚀第一硬掩模层形成第一硬掩模图案。其中，形成第二硬掩模层之后还包括采用CMP工艺平坦化第二硬掩模层直至暴露第一硬掩模图案。其中，采用湿法腐蚀工艺去除第一硬掩模图案。其中，负胶包括COP、环氧Exopy618、SAL601、AR-N-7520。依照本专利技术的采用电子束工艺定义半导体器件连接孔的方法，通过先后两次图案化硬掩模，采用负胶的电子束工艺成功定义出了微纳米级的连接孔图形，提高了效率和安全性。附图说明以下参照附图来详细说明本专利技术的技术方案，其中：图1至图8为依照本专利技术的采用电子束工艺定义半导体器件连接孔的方法各步骤的剖视图；以及图9为依照本专利技术的采用电子束工艺定义半导体器件连接孔的方法的示意流程图。具体实施方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了能高效并且安全地采用电子束工艺定义半导体器件连接孔的方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。参照图9以及图1，在衬底上形成器件的基本结构，其中器件的基本结构包括需要与连接孔电性连接的下层结构。以采用后栅工艺的高k材料的栅极介质层、金属材料的栅极导电层结构为例，首先在体Si材质的衬底1上采用热氧化方式生长栅氧化层2，随后在栅氧化层2上沉积非晶硅材质的假栅极(未示出)并且光刻/刻蚀形成假栅极堆叠。以假栅极堆叠为掩模进行源漏掺杂而在衬底中形成源漏区3，在假栅极堆叠结构周围形成栅极侧墙4。其中栅极侧墙4可以是多层结构，包括氮化硅的垂直侧墙4A、氧化硅的“L”形侧墙4B、以及氮化硅或者类金刚石无定形碳(DLC)材质的应力侧墙4C。在栅极侧墙4周围的衬底1上沉积层间介质层(ILD)5，其材质可以是氧化硅、氮化硅或者其他低k材料，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。采用碳氟基等离子体干法刻蚀或者TMAH湿法刻蚀去除非晶硅材质的假栅极，在ILD 5中留下栅极沟槽(未示出)，在栅极沟槽中依次沉积高k材料的栅极介质层6、栅极功函数调节层7、以及栅极电阻调节层8。其中高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))，栅极功函数调节层7包括TiN、TaN、TiAl，栅极电阻调节层8包括W、Ti、Ta、Mo、Cu、Al及其组合。采用CMP工艺平坦化各层直至暴露ILD 5。以上描述了MOSFET中HK/MG的基本结构，其中需要与连接孔电性连接的下层结构是源漏区3以及栅极电阻调节层8。但是本专利技术的连接孔工艺不限于此，还可以应用于任何其他需要进行互连的应用，例如多层布线中的镶嵌结构(大马士革结构，通孔和布线层叠交错)、衬底表面钝化层中的焊垫连接等等。参照图9以及图2，在整个器件上沉积形成第一硬掩模层9，覆盖了ILD 5、侧墙4(4C、4B、4A)以及栅极堆叠结构6/7/8。沉积方法包括LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD等等，第一硬掩模层9材质可以是多晶硅、非晶硅、微晶硅、非晶碳本文档来自技高网...

【技术保护点】
一种采用电子束工艺定义连接孔的方法，包括：在衬底上形成器件的基本结构，包括需要与连接孔电性连接的下层结构；在基本结构上形成第一硬掩模层；采用电子束曝光工艺，在第一硬掩模层上形成负胶的光刻胶图案，定义出连接区；以光刻胶图案为掩模，刻蚀第一硬掩模层，形成第一硬掩模图案；在第一硬掩模图案上形成第二硬掩模层；去除第一硬掩模图案，留下的第二硬掩模层构成第二硬掩模图案，暴露了连接区；以第二硬掩模图案为掩模，刻蚀形成与下层结构接触的连接孔。

【技术特征摘要】
1.一种采用电子束工艺定义连接孔的方法，包括：
在衬底上形成器件的基本结构，包括需要与连接孔电性连接的下
层结构；
在基本结构上形成第一硬掩模层；
采用电子束曝光工艺，在第一硬掩模层上形成负胶的光刻胶图
案，定义出连接区；
以光刻胶图案为掩模，刻蚀第一硬掩模层，形成第一硬掩模图案；
在第一硬掩模图案上形成第二硬掩模层；
去除第一硬掩模图案，留下的第二硬掩模层构成第二硬掩模图
案，暴露了连接区；
以第二硬掩模图案为掩模，刻蚀形成与下层结构接触的连接孔。
2.如权利要求1的方法，其中，下层结构包括MOSFET的源漏区和
栅极堆叠、多层布线中的镶嵌结构、衬底表面钝化层中的焊垫。
3.如权利要求...

【专利技术属性】
技术研发人员：李春龙，贺晓彬，赵超，李俊峰，闫江，王文武，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11