一种诊断系统的串行总线设备扩展方法技术方案

本发明专利技术公开了一种诊断系统的串行总线设备扩展方法，包括设备地址字寄存器、设备特征字寄存器、设备参数字寄存器，并行数据位扩展寄存器、移位寄存器、移位计数器、系统时钟CLK和开关。本发明专利技术用于诊断系统串行总线上的设备扩展，具有简单、方便、可靠的特点。

【技术实现步骤摘要】

本专利技术属于机械诊断领域，尤其涉及。
技术介绍
现代的机械诊断系统设备越来越多，数据总线越来越长，这对系统数据总线的可靠性和稳定性提出了很高的要求，并行总线扩展设备虽然简单，但数据线很多，硬件上的可靠性呈几何级数下降，需要从串行总线上考虑设备的扩展，但同时又不能增加许多的硬件。
技术实现思路
本专利技术的目的在于提供，用于诊断系统的串行总线设备扩展。实现上述目的的技术方案是，包括设备地址字寄存器、设备特征字寄存器、设备参数字寄存器，并行数据位扩展寄存器、移位寄存器、移位计数器、系统时钟CLK和开关；所述的设备地址字寄存器将设备地址字AO A15输送至所述的并行数据位扩展寄存器，所述的设备特征字寄存器将设备地址字SO S15输送至所述的并行数据位扩展寄存器，所述的设备参数字寄存器将设备地址字DO D15输送至所述的并行数据位扩展寄存器；所述的并行数据位扩展寄存器接收所述的设备地址字寄存器输送的地址字AO A15，所述的设备特征字寄存器输送的特征字SO S15，所述的设备参数字寄存器输送的参数字DO D15，扩展并行数据位后输送至所述的移位寄存器；所述的移位寄存器接收所述的并行数据位扩展寄存器输送的扩展并行数据位，并行转成串行输送至所述的开关输出串行数据总线；所述的系统时钟CLK输送至所述的开关输出串行时钟总线，所述的系统时钟CLK输送至所述的移位寄存器和所述的移位计数器作为工作时钟；所述的移位计数器在计数值达到设定值后输出溢出信号Cp断开所述的开关。上述的设备地址字寄存器的设备地址字共有16位AO A15，其中高8位A8 A15为llllllllh，用以表征这个字表述的是设备地址。上述的设备特征字寄存器的设备特征字共有16位SO S15，其中高12位S4 S15为llllllllllllh，用以表征这个字表述的是设备特征。上述的设备参数字寄存器的设备参数字共有16位DO D15，其中高4位D12 D15为OOOOh，用以表征这个字表述的是设备参数。上述的并行数据位扩展寄存器是将上述的设备地址字寄存器输送的地址字AO A15，上述的设备特征字寄存器输送的特征字SO S15，上述的设备参数字寄存器输送的参数字DO D15，合并扩展成48位的扩展并行数据位，从高到低的顺序为A15 AQ，S15 SO, D15 D0。上述的移位寄存器接收上述的并行数据位扩展寄存器输送的扩展并行数据位，按照系统时钟的节拍，每个时钟周期内的时钟高电平移动一位数据，移位顺序从高到低。上述的移位计数器的设定值为48。本专利技术的有益效果是使用极少的硬件资源，实现诊断系统串行总线上的设备扩展，具有简单、方便、可靠的特点。附图说明图I是本专利技术的结构示意图。具体实施例方式下面将结合附图对本专利技术作进一步说明。请参照图1，图中给出了，其中的设备地址字寄存器、设备特征字寄存器、设备参数字寄存器，并行数据位扩展寄存器、移位寄存器、移位计数器、系统时钟CLK和开关均由ATLERA公司的一片FPGA芯片来实现，型号为EP1K30 ；16位的设备地址字寄存器将AO A15的设备地址字输送至48位的并行数据位扩展寄存器，16位的设备特征字寄存器将SO S15的设备特征字输送至48位的并行数据位扩展寄存器，16位的设备参数字寄存器将DO D15的设备参数字输送至48位的并行数据位扩展寄存器；48位的并行数据位扩展寄存器接收地址字AO A15，特征字SO S15，参数字DO D15，合并扩展成48位的扩展并行数据位，从高到低的顺序为A15 A0，S15 S0，D15 D0，扩展并行数据位后输送至48位的移位寄存器；48位的移位寄存器扩展并行数据位，并行转成串行输送至所述的开关输出串行数据总线；系统时钟CLK为2MHz，输送至开关输出串行时钟总线，输送至48位的移位寄存器和移位计数器作为工作时钟；48位的移位计数器的设定值为48，移位计数器在计数达到设定值后输出溢出信号Cp断开所述的开关。设备地址字寄存器的设备地址字共有16位AO A15，其中高8位A8 A15为1111111 lh，用以表征这个字表述的是设备地址。设备特征字寄存器的设备地址字共有16位SO S15，其中高12位S4 S15为llllllllllllh，用以表征这个字表述的是设备特征。设备参数字寄存器的设备地址字共有16位DO D15，其中高4位D12 D15为OOOOh,用以表征这个字表述的是设备参数。移位寄存器接收并行数据位扩展寄存器输送的扩展并行数据位，按照系统时钟的节拍，每个时钟周期内的时钟高电平移动一位数据，移位顺序从高到低。本专利技术的原理是利用并行转串行的顺序逻辑来实现最小硬件资源的数据总线传输扩展，利用不同特点的数据表征来描述设备，利用FPGA逻辑芯片的强大功能来实现设备在串行总线上的扩展，达到简单、方便、可靠的效果。以上结合附图实施例对本专利技术进行了详细说明，本领域中普通技术人员可根据上述说明对本专利技术做出种种变化例。因而，实施例中的某些细节不应构成对本专利技术的限定，本专利技术将以所附权利要求书界定的范围作为本专利技术的保护范围。权利要求1.，其特征在于，包括设备地址字寄存器、设备特征字寄存器、设备参数字寄存器，并行数据位扩展寄存器、移位寄存器、移位计数器、系统时钟CLK和开关；所述的设备地址字寄存器将设备地址字AO A15输送至所述的并行数据位扩展寄存器，所述的设备特征字寄存器将设备地址字SO S15输送至所述的并行数据位扩展寄存器，所述的设备参数字寄存器将设备地址字DO D15输送至所述的并行数据位扩展寄存器；所述的并行数据位扩展寄存器接收所述的设备地址字寄存器输送的地址字AO A15， 所述的设备特征字寄存器输送的特征字SO S15，所述的设备参数字寄存器输送的参数字 DO D15，扩展并行数据位后输送至所述的移位寄存器；所述的移位寄存器接收所述的并行数据位扩展寄存器输送的扩展并行数据位，并行转成串行输送至所述的开关输出串行数据总线；所述的系统时钟CLK输送至所述的开关输出串行时钟总线，所述的系统时钟CLK输送至所述的移位寄存器和所述的移位计数器作为工作时钟；所述的移位计数器在计数值达到设定值后输出溢出信号Cp断开所述的开关。2.根据权利要求I所述的，其特征在于，所述的设备地址字寄存器的设备地址字共有16位AO A15，其中高8位A8 A15为1111111 lh， 用以表征这个字表述的是设备地址。3.根据权利要求I所述的，其特征在于， 所述的设备特征字寄存器的设备特征字共有16位SO S15，其中高12位S4 S15为 llllllllllllh，用以表征这个字表述的是设备特征。4.根据权利要求I所述的，其特征在于，所述的设备参数字寄存器的设备参数字共有16位DO D15，其中高4位D12 D15为OOOOh， 用以表征这个字表述的是设备参数。5.根据权利要求I所述的，其特征在于，所述的并行数据位扩展寄存器是将所述的设备地址字寄存器输送的地址字AO A15，所述的设备特征字寄存器输送的特征字SO S15，所述的设备参数字寄存器输送的参数字DO D15，合并扩展成48位的扩展并行数据位，从高到低的顺序为A15 AO’ S15 SO，D15 D0。6.根据权利要求I所述的，其特征在于本文档来自技高网...

【技术保护点】
一种诊断系统的串行总线设备扩展方法，其特征在于，包括设备地址字寄存器、设备特征字寄存器、设备参数字寄存器，并行数据位扩展寄存器、移位寄存器、移位计数器、系统时钟CLK和开关；所述的设备地址字寄存器将设备地址字A0～A15输送至所述的并行数据位扩展寄存器，所述的设备特征字寄存器将设备地址字S0～S15输送至所述的并行数据位扩展寄存器，所述的设备参数字寄存器将设备地址字D0～D15输送至所述的并行数据位扩展寄存器；所述的并行数据位扩展寄存器接收所述的设备地址字寄存器输送的地址字A0～A15，所述的设备特征字寄存器输送的特征字S0～S15，所述的设备参数字寄存器输送的参数字D0～D15，扩展并行数据位后输送至所述的移位寄存器；所述的移位寄存器接收所述的并行数据位扩展寄存器输送的扩展并行数据位，并行转成串行输送至所述的开关输出串行数据总线；所述的系统时钟CLK输送至所述的开关输出串行时钟总线，所述的系统时钟CLK输送至所述的移位寄存器和所述的移位计数器作为工作时钟；所述的移位计数器在计数值达到设定值后输出溢出信号Cp断开所述的开关。

【技术特征摘要】

【专利技术属性】
技术研发人员：于星光，
申请(专利权)人：昆山北极光电子科技有限公司，
类型：发明
国别省市：