一种基于微步相移的脉宽调制芯片及调制方法技术

本发明专利技术公开一种基于微步相移的脉宽调制芯片及调制方法，涉及数字脉宽调制技术领域。所述芯片中第一延迟单元链的输出端与第一选择器的第一输入端连接，第一选择器的输出端与相位比较器的输入端连接；相位比较器的输出端与逻辑控制单元的输入端连接，逻辑控制单元的输出端分别与第一选择器和第二选择器的输入端连接；第二延迟单元链的输入端和相位微调逻辑单元的第一输入端均用于输入待调整的脉宽调制信号，第二延迟单元链的输出端与第二选择器的第一输入端连接；第二选择器的输出端与相位微调逻辑单元的第二输入端连接；相位微调逻辑单元的输出端用于输出调整后的脉宽调制信号。本发明专利技术可在不改变CPU的工作模式下，提高数字脉宽调制的精度。字脉宽调制的精度。字脉宽调制的精度。

【技术实现步骤摘要】
一种基于微步相移的脉宽调制芯片及调制方法


[0001]本专利技术涉及数字脉宽调制
，特别是涉及一种基于微步相移的脉宽调制芯片及调制方法。

技术介绍

[0002]数字脉宽调制技术在现代电子技术应用中非常普遍，且越来越受到业界的重视，广泛应用于测量、通信、工控等领域；但是随着频率变化要求的精度越来越高，传统的数字脉宽调制技术难以满足复杂应用场景的要求，纯粹的提高CPU的工作频率仍然不是一种优选方案，不仅带来功耗提升的副作用，也未必能够达到场景的设计需求，如何满足在不改变CPU的工作模式下仍能提高数字脉宽调制的精度，是现在亟需解决的任务。

技术实现思路

[0003]本专利技术的目的是提供一种基于微步相移的脉宽调制芯片及调制方法，可在不改变CPU的工作模式下，提高数字脉宽调制的精度。
[0004]为实现上述目的，本专利技术提供了如下方案：
[0005]一种基于微步相移的脉宽调制芯片，包括：
[0006]校准电路、应用电路和逻辑控制单元；
[0007]所述校准电路包括相位比较器、第一选择器和第一延迟单元链；所述应用电路包括第二延迟单元链、第二选择器和相位微调逻辑单元；所述第一延迟单元链和所述第二延迟单元链的结构相同；
[0008]所述第一延迟单元链的输入端与所述相位比较器的第一输入端均与校准时钟的输出端连接，所述第一延迟单元链的输出端与所述第一选择器的第一输入端连接，所述第一选择器的输出端与所述相位比较器的第二输入端连接；所述相位比较器的输出端与所述逻辑控制单元的输入端连接，所述逻辑控制单元的第一输出端与所述第一选择器的第二输入端连接；
[0009]所述第二延迟单元链的输入端和所述相位微调逻辑单元的第一输入端均用于输入待调整的脉宽调制信号，所述第二延迟单元链的输出端与所述第二选择器的第一输入端连接，所述逻辑控制单元的第二输出端与所述第二选择器的第二输入端连接；所述第二选择器的输出端与所述相位微调逻辑单元的第二输入端连接；所述相位微调逻辑单元的输出端用于输出调整后的脉宽调制信号。
[0010]可选的，所述第一延迟单元链和所述第二延迟单元链均包括多个串联的延迟单元；
[0011]所述第一延迟单元链中的各延迟单元的输出端均与所述第一选择器的第一输入端连接；
[0012]所述第二延迟单元链中的各延迟单元的输出端均与所述第二选择器的第一输入端连接。
[0013]一种基于微步相移的脉宽调制方法，应用于上述所述的基于微步相移的脉宽调制芯片，所述方法包括：
[0014]第一延迟单元链对校准时钟进行延迟得到延迟时钟，并将延迟时钟传输给第一选择器；
[0015]相位比较器根据校准时钟的相位和延迟时钟的相位确定所述校准时钟的相位与所述延迟时钟的相位是否对齐；
[0016]若没有对齐，逻辑控制单元向所述第一选择器发出控制信号；
[0017]所述第一选择器根据所述控制信号调整第一延迟单元链，直到所述校准时钟的相位与所述延迟时钟的相位对齐，得到调整后的第一延迟单元链；
[0018]逻辑控制单元根据所述调整后的第一延迟单元链调整第二延迟单元链得到调整后的第二延迟单元链，并将获取的第一延迟单元链对应的微步延迟单元时长传输给第二选择器；
[0019]调整后的第二延迟单元链对待调整的脉宽调制信号进行延迟得到延迟后的待调整的脉宽调制信号；
[0020]第二选择器根据所述延迟后的待调整的脉宽调制信号和所述微步延迟单元时长得到相移信号；
[0021]相位微调逻辑单元根据所述相移信号和所述待调整的脉宽调制信号得到调整后的脉宽调制信号。
[0022]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：第一延迟单元链的输入端与相位比较器的第一输入端均与校准时钟的输出端连接，第一延迟单元链的输出端与第一选择器的第一输入端连接，第一选择器的输出端与相位比较器的第二输入端连接；相位比较器的输出端与逻辑控制单元的输入端连接，逻辑控制单元的第一输出端与第一选择器的第二输入端连接；第二延迟单元链的输入端和相位微调逻辑单元的第一输入端均用于输入待调整的脉宽调制信号，第二延迟单元链的输出端与第二选择器的第一输入端连接，逻辑控制单元的第二输出端与第二选择器的第二输入端连接；第二选择器的输出端与相位微调逻辑单元的第二输入端连接；相位微调逻辑单元的输出端用于输出调整后的脉宽调制信号，采用微步相移技术在不改变CPU的工作模式下，提高数字脉宽调制的精度。
附图说明
[0023]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0024]图1为本专利技术实施例提供的基于微步相移的脉宽调制芯片结构框图。
具体实施方式
[0025]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他
实施例，都属于本专利技术保护的范围。
[0026]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0027]微步相移是一种可靠的频分技术，通过定制化的延迟单元串联起来，按解码规则可以输出任意相移的波形，从而提高数字脉宽调制的精度，满足快频变化应用场景，基于此，本专利技术实施例提供了一种基于微步相移的脉宽调制芯片，如图1所示，基于微步相移的脉宽调制芯片包括：
[0028]校准电路、应用电路和逻辑控制单元；所述校准电路包括相位比较器、第一选择器和第一延迟单元链；所述应用电路包括第二延迟单元链、第二选择器和相位微调逻辑单元；所述第一延迟单元链和所述第二延迟单元链的结构相同。校准电路作用是当周边的环境温度、工作电压以及所对应的制造工艺等参数发生细微变化时，相位比较器通过对输入校准时钟TBCLK和延迟时钟TBCLK_delayed的相位比较来测得每个延迟单元的精准延迟。应用电路作用是根据校准电路反馈的延迟单位，针对不同的应用场景，计算出应用电路应该插入多少个延迟单元，才能获得微步相移的波形，最后通过相位微调逻辑电路输出合乎要求的高精度脉宽调制信号。
[0029]所述第一延迟单元链的输入端与所述相位比较器的第一输入端均与校准时钟的输出端连接，所述第一延迟单元链的输出端与所述第一选择器的第一输入端连接，所述第一选择器的输出端与所述相位比较器的第二输入端连接；所述相位比较器的输出端与所述逻辑控制单元的输入端连接，所述逻辑控制单元的第一输出端与所述第一选择器的第二输入端连接。相位比较器，是校准电路的核心单元。相位比较器的作用是精确捕捉到两个相位完全一致的信号，当相位有偏差时，它能够主动调节延迟单元的位置，让相位偏差变得越本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于微步相移的脉宽调制芯片，其特征在于，包括：校准电路、应用电路和逻辑控制单元；所述校准电路包括相位比较器、第一选择器和第一延迟单元链；所述应用电路包括第二延迟单元链、第二选择器和相位微调逻辑单元；所述第一延迟单元链和所述第二延迟单元链的结构相同；所述第一延迟单元链的输入端与所述相位比较器的第一输入端均与校准时钟的输出端连接，所述第一延迟单元链的输出端与所述第一选择器的第一输入端连接，所述第一选择器的输出端与所述相位比较器的第二输入端连接；所述相位比较器的输出端与所述逻辑控制单元的输入端连接，所述逻辑控制单元的第一输出端与所述第一选择器的第二输入端连接；所述第二延迟单元链的输入端和所述相位微调逻辑单元的第一输入端均用于输入待调整的脉宽调制信号，所述第二延迟单元链的输出端与所述第二选择器的第一输入端连接，所述逻辑控制单元的第二输出端与所述第二选择器的第二输入端连接；所述第二选择器的输出端与所述相位微调逻辑单元的第二输入端连接；所述相位微调逻辑单元的输出端用于输出调整后的脉宽调制信号。2.根据权利要求1所述的基于微步相移的脉宽调制芯片，其特征在于，所述第一延迟单元链和所述第二延迟单元链均包括多个串联的延迟单元；所述第一延迟单元链中的各...

【专利技术属性】
技术研发人员：张永新，黄毅，
申请(专利权)人：苏州易行电子科技有限公司，
类型：发明
国别省市：