码分多址多相位差分数字匹配滤波器及其实现方法技术

一种码分多址多相位差分数字匹配滤波器及其实现方法，提出一种由锁存器、多个乘法器、多个加法器、多个延时单元和一个差分反馈单元组成多相位差分数字匹配滤波器的新结构，该匹配滤波器具有最少的ＭＡＣ单元数，该匹配滤波器使用的多相位差分实现方法是一种通用方法，并不针对某种特定的码。利用本发明专利技术的算法，可以有效地减小芯片面积，降低功耗，提高工作频率。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

【技术保护点】
一种多相位差分数字匹配滤波器的实现方法，设接收信号的输入序列为｛…ｘ↓［Ｎ］……ｘ↓［０］｝，该匹配滤波器的系数序列为｛ｂ↓［Ｎ－ｑ－１］，ｂ↓［Ｎ－ｑ－２］，……，ｂ↓［ｉ］，……，ｂ↓［１］，ｂ↓［０］｝，该输入序列的物理意义为：对接收信号进行抽样量化而得到的二进制比特序列，该系数序列的物理意义为：表示该匹配滤波器的各个抽头上所乘的固定的系数，其通常为１比特的二进制序列；其中：ｑ相位表示多相位，ｑ为整数；Ｎ表示传统方法的匹配滤波器的级数或抽头个数，Ｎ为整数；其特征在于：该实现方法至少包括如下步骤：（１）上述输入序列在时钟信号驱动下，从ｘ↓［０］开始，依序送入锁存器，以保证量化比特之间的同步；（２）经过锁存器后的输入序列的各个信号，通过数据总线同时送入所有特定系数乘法器的一个输入端；（３）在上述各 个乘法器的另一输入端分别送入该匹配滤波器对应的各个特定系数，即ｂ↓［Ｎ＋ｑ－１］送入乘法器（３２１）的左端，ｂ↓［Ｎ＋ｑ－２］送入乘法器（３２２）的左端，依次类推，直至ｂ↓［０］送入乘法器（３２６）的左端；（４）经过上述各个乘法器的乘法 运算，将所得的结果同时分别对应地送到上述各个加法器的一个输入端，即ｙ↓［１］送入加法器（３３１）的一个输入端，ｙ↓［２］送到加法器（３３２）的一个输入端，依次类推，直至ｙ↓［Ｎ＋ｑ－１］送到加法器（３３５）的一个输入端；（５）在上述各个 加法器的另一输入端分别送入各个延时单元中寄存的相关值，即从延时单元（３４１）输出的ｚ↓［１］送入加法器（３３１）的另一输入端，从延时单元（３４２）输出的ｚ↓［２］送到加法器（３３２）的另一输入端，依次类推，直至从延时单元（３４５）输出的ｚ↓［Ｎ＋ｑ－１］送到加法器（３３５）的另一输入端；而位于最末级的乘法器（３２６）的输出ｙ↓［０］则直接送入延时单元（３４１）；上述各个延时单元都是延时一个时钟周期即将信号输出；（６）经过上述各个加法器的加法运算，将所得的结果依次送入与该加 法器相邻的下一级延时单元，即加法器（３３１）的输出送入延时单元（３４２），加法器（３３２）的输出送入延时单元（３４３），依次类推，直至加法器（３３５）的输出送入延时单元（３４６）；（７）而位于最前面的延时单元（３４６）的输出Ｖ（ｎ）送入 其前端的加法器（３３６），以便与差分反馈单元的输出Ｕ（ｎ）相加，该差分反馈单元是由ｑ个延时单元组成的，即该匹配滤波器的输出Ｒ（...

【技术特征摘要】

【专利技术属性】
技术研发人员：牛凯，吴伟陵，
申请(专利权)人：北京邮电大学，
类型：发明
国别省市：11[中国|北京]