半导体存储器装置及其多位数据感测方法制造方法及图纸

提供了半导体存储器装置及其多位数据感测方法。该半导体存储器装置包括：存储器单元，存储多位数据；以及位线感测放大器，以开放位线结构连接到存储器单元的位线和与存储器单元对应的互补位线。位线感测放大器包括第一锁存器和第二锁存器，第一锁存器顺序地感测存储的多位数据的第一位和第二位并且向第二锁存器发送感测的第一位，第二锁存器感测来自第一锁存器的发送的位。

【技术实现步骤摘要】
半导体存储器装置及其多位数据感测方法本申请要求于2017年12月18日在韩国知识产权局提交的第10-2017-0174424号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
这里描述的专利技术构思的实施例涉及一种半导体存储器装置，更具体地，涉及一种感测存储在存储器单元中的多位数据的位线感测放大器、一种半导体存储器装置和一种该半导体存储器装置的多位数据感测方法。
技术介绍
作为半导体存储器装置，易失性存储器装置是指在断电时丢失存储在其中的数据的存储器装置。易失性存储器装置包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步DRAM等。相反，即使在不向非易失性半导体存储器装置供应电力时，非易失性半导体存储器装置也保留存储在其中的数据。因此，非易失性半导体存储器装置通常用于存储不管是否向其供应电力也必须保留的信息。通常，正在应用用于在一个存储器单元中存储多位数据的多级单元(MLC)技术以增大非易失性存储器装置的容量。随着对高容量易失性存储器装置的需求增加，尝试在一个DRAM单元中存储多位数据。然而，与感测阈值电压的电平的非易失性存储器装置不同，感测存储在单元电容器中的电荷量的DRAM需要在感测操作的同时恢复感测的数据。因此，出于在感测存储在单元电容器中的电荷之后将电荷恢复到单元电容器的目的，需要精确地控制感测放大器的功能，其中，所述电荷的量与感测的多位数据对应。为了实现DRAM的多级单元，在对小噪声或偏移敏感的开放位线结构的感测放大器中，需要能够进行高可靠性的感测和恢复操作的结构。
技术实现思路
专利技术构思的实施例提供了一种能够在开放位线结构的多级单元半导体存储器装置中以高可靠性执行感测和恢复的位线感测放大器。根据示例性实施例，一种半导体存储器装置包括：存储器单元，连接到位线并且被构造为存储多位数据；以及位线感测放大器，包括第一锁存器和第二锁存器，并且被构造为以开放位线结构电连接到位线和互补位线。第一锁存器被构造为顺序地感测存储的多位数据的第一位并且将感测的第一位作为第一输出电压和反相第一输出电压发送到第二锁存器，并且感测存储的多位数据的第二位并且将感测的第二位作为第二输出电压和反相第二输出电压输出。第二锁存器被构造为感测来自第一锁存器的发送的位并且将感测的发送的位作为第三输出电压和反相第三输出电压输出。根据示例性实施例，一种半导体存储器装置包括：位线，连接到被构造为存储多位数据的存储器单元；互补位线，设置为开放位线；第一锁存器，分别通过第一开关和第二开关连接到位线和互补位线，并且被构造为基于位线和互补位线的电压顺序地感测存储的多位数据的第一位和存储的多位数据的第二位；以及第二锁存器，通过第三开关和第四开关连接到第一锁存器并且通过第五开关连接到互补位线，第二锁存器被构造为从第一锁存器接收感测的第一位并且感测接收的位。根据示例性实施例，一种以开放位线结构形成的半导体存储器装置的多位数据感测方法包括：通过第一锁存器感测存储在存储器单元中的多位数据的第一位；向第二锁存器发送感测的第一位；通过第二锁存器感测发送的位；通过第一锁存器感测多位数据的第二位；以及将存储在第二锁存器中的第一电压和存储在第一锁存器中的第二电压恢复到存储器单元。附图说明通过参照附图详细地描述专利技术构思的示例性实施例，专利技术构思的以上和其它目标和特征将变得明显。图1是示出根据示例实施例的半导体存储器装置的框图。图2是示出根据示例实施例的开放位线结构的多级单元和位线感测放大器的图。图3是示意性示出根据示例实施例的位线感测放大器的构造的框图。图4是示出根据示例实施例的控制图3的位线感测放大器的感测操作的感测放大器控制逻辑的操作的流程图。图5是示出根据示例实施例的图3的位线感测放大器的示例性构造的电路图。图6是示出根据示例实施例的连接到存储器单元的图5的位线感测放大器的电路图。图7是示出根据示例实施例的图6的位线感测放大器的操作的时序图。图8是示出根据示例实施例的位线感测放大器的电路图。图9是示出根据示例实施例的图8的位线感测放大器的操作的时序图。图10是示出根据示例实施例的位线感测放大器的电路图。图11是示出包括根据某些实施例的半导体存储器装置的便携式装置的框图。具体实施方式应该理解的是，作为示例提供了上面的总体描述和下面的详细描述两者，并且应视为提供附加的描述。将在专利技术构思的实施例中详细地描述附图标记，在附图中示出了专利技术构思的示例。只要可能，在附图和描述中使用相同的附图标记表示相同或相似的部件。下面，同步DRAM(SDRAM)可以用作用于描述专利技术构思的特征和功能的半导体装置的示例。然而，本领域的技术人员可以根据这里公开的内容容易地理解专利技术构思的其它优点和性能。可以通过其它实施例实现或应用专利技术构思。此外，在不脱离权利要求、范围和精神以及专利技术构思的任何其它目的的情况下，可以根据观点和应用来改变或修改详细描述。图1是示出根据专利技术构思的实施例的半导体存储器装置的框图。参照图1，半导体存储器装置100包括存储器单元阵列110、行解码器(行-DEC)120、地址缓冲器(ADD缓冲器)130、列解码器(列DEC)140、位线感测放大器(BLSA)150、DQ缓冲器160、命令解码器(CMD解码器)170、感测放大器控制电路(SA控制电路)180和锁存电压发生器190。存储器单元阵列110包括多个存储器单元MC，每个存储器单元用作多级单元(在下文中，被称为“MLC”)。位线感测放大器150可以通过利用至少两个锁存器感测并恢复多位数据。存储器单元阵列110的多个存储器单元MC中的每一个可以用作MLC。多个存储器单元MC与字线和位线连接，并且沿行方向和列方向布置。存储器单元MC中的每一个可以包括单元电容器和存取晶体管。在每个存储器单元中，存取晶体管的栅极连接到沿行方向布置的字线WL。存取晶体管的第一端连接到沿列方向延伸的位线BL或互补位线BLB。存取晶体管的第二端可以连接到单元电容器的一端。单元电容器可以存储电荷，所述电荷的量随着多位数据而变化。单元电容器可以刷新和/或恢复与各自的多位数据对应的电荷的量。响应于输入的地址ADD，行解码器120选择要访问的存储器单元的字线。行解码器120对输入的地址ADD进行解码并且使与解码的地址对应的字线使能。此外，在自刷新操作模式下，行解码器120可以对从地址计数器(未示出)生成的行地址进行解码并且可以使与解码的行地址对应的字线使能。列解码器140选择存储器单元的位线，通过所述位线数据将被输入到选择的存储器单元或者将从选择的存储器单元输出。地址缓冲器130临时存储从外部(例如，存储器控制器)输入的地址ADD。地址缓冲器130向行解码器120或列解码器140提供存储的地址ADD。外部信令方式(externalsignalingmanner)的地址ADD可以通过地址缓冲器130转换为半导体存储器装置100的内部信令方式。位线感测放大器150可以通过利用选择的位线在存储器单元中写入多位数据。位线感测放大器150可以感测(或者，放大)存储在选择的存储器单元中的多位数据并且可以向DQ缓冲器160提供感测的数据。此外，位线感测放大器150还可以包括用于将输入的数据存储在选择的存储器单元中的组件。可选择地本文档来自技高网...

【技术保护点】
1.一种半导体存储器装置，所述半导体存储器装置包括：存储器单元，连接到位线并且被构造为存储多位数据；以及位线感测放大器，包括第一锁存器和第二锁存器，并且被构造为以开放位线结构电连接到位线和互补位线，其中，第一锁存器被构造为顺序地感测存储的多位数据的第一位并将感测的第一位作为第一输出电压和反相第一输出电压发送到第二锁存器，并且感测存储的多位数据的第二位并将感测的第二位作为第二输出电压和反相第二输出电压输出，并且第二锁存器被构造为感测来自第一锁存器的发送的位并且将感测的发送的位作为第三输出电压和反相第三输出电压输出。

【技术特征摘要】
2017.12.18 KR 10-2017-01744241.一种半导体存储器装置，所述半导体存储器装置包括：存储器单元，连接到位线并且被构造为存储多位数据；以及位线感测放大器，包括第一锁存器和第二锁存器，并且被构造为以开放位线结构电连接到位线和互补位线，其中，第一锁存器被构造为顺序地感测存储的多位数据的第一位并将感测的第一位作为第一输出电压和反相第一输出电压发送到第二锁存器，并且感测存储的多位数据的第二位并将感测的第二位作为第二输出电压和反相第二输出电压输出，并且第二锁存器被构造为感测来自第一锁存器的发送的位并且将感测的发送的位作为第三输出电压和反相第三输出电压输出。2.根据权利要求1所述的半导体存储器装置，其中，位线感测放大器还包括：第一开关，被构造为将第一锁存器的第一输出节点连接到位线；第二开关，被构造为将第一锁存器的第二输出节点连接到互补位线；第三开关，将第一锁存器的第一输出节点连接到第二锁存器的第一输入节点；第四开关，将第一锁存器的第二输出节点连接到第二锁存器的第二输入节点；以及第五开关，被构造为将第二锁存器的第二输出节点连接到互补位线。3.根据权利要求1所述的半导体存储器装置，其中，半导体存储器装置还包括连接到位线的第一隔离晶体管和连接到互补位线的第二隔离晶体管，并且其中，在第一锁存器感测第一位之前，半导体存储器装置的感测放大器控制电路被构造为使得第一隔离晶体管导通并且第二隔离晶体管截止。4.根据权利要求1所述的半导体存储器装置，其中，位线感测放大器被构造为使得第一锁存器在感测第一位时和在感测第二位时使用不同的参考电压。5.根据权利要求1所述的半导体存储器装置，其中，位线感测放大器被构造为使得在多位数据的恢复操作中第一锁存器用与感测的第二位对应的电压对位线进行充电并且第二锁存器用反相第三输出电压对互补位线进行充电。6.根据权利要求5所述的半导体存储器装置，其中，位线感测放大器还包括：传输门，被构造为在恢复操作中将位线连接到互补位线。7.根据权利要求1所述的半导体存储器装置，其中，第一锁存器被构造为基于位线和互补位线的电压感测第一位和第二位。8.根据权利要求1所述的半导体存储器装置，其中，位线感测放大器还包括：第一耦合电容器，连接在第一锁存器的第一输出节点与第二锁存器的第二输入节点之间；以及第二耦合电容器，连接在第一锁存器的第二输出节点与第二锁存器的第一输入节点之间。9.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：锁存电压发生器，被构造为向第一锁存器提供第一上拉驱动电压和比第一上拉驱动电压低的第一下拉驱动电压并且向第二锁存器提供第二上拉驱动电压和比第二上拉驱动电压低的第二下拉驱动电压，其中，第一上拉驱动电压与第一下拉驱动电压之间的第一电压差比第二上拉驱动电压与第二下拉驱动电压之间的第二电压差低。10.根据权利要求9所述的半导体存储器装置...

【专利技术属性】
技术研发人员：金经纶，徐寧焄，张寿凤，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR