一种自适应亚稳态的FPGA阵列同步触发方法技术

本公开提供了一种自适应亚稳态的FPGA阵列同步触发方法，包括：步骤1：FPGA阵列上电后自动进行自适应，初始化基于IODELAY的延时链调节模块；步骤2：主控FPGA的触发生成模块产生触发脉冲，延时链调节模块将触发脉冲延时一个延时长度，经由触发分发模块分发回主控FPGA的自适应模块；步骤3：主控FPGA的自适应模块判断在该延时长度下是否发生亚稳态，并将判断结果记录于寄存器中；步骤4：主控FPGA的延时链调节模块增加一个延时长度，重复执行步骤2和步骤3，得到所有延时长度下的亚稳态情况；步骤5：找出未发生亚稳态的延时区间，将该延时区间的中间位置设置为主控FPGA的延时链调节模块的最终值；步骤6：进入监视阶段，监视亚稳态是否再次发生。

An adaptive metastable synchronous triggering method for FPGA arrays

The present disclosure provides an adaptive metastable synchronous triggering method for an array of FPGAs, including: step 1: the array is automatically adapted after power-on, initializing the delay chain regulating module based on IODELAY; step 2: the triggering module of the main control FPGA generates trigger pulse, and the delay chain regulating module distributes the trigger pulse to the master via the trigger distribution module. Step 3: The adaptive module of the main control FPGA judges whether metastable state occurs under the delay length and records the judgement results in the register; Step 4: The delay chain adjustment module of the main control FPGA adds a delay length and repeats steps 2 and 3 to obtain the metastable state under all the delay lengths; Step 5: Find out the metastable state without metastable state. In the delay interval, the middle position of the delay interval is set as the final value of the delay chain adjustment module of the main control FPGA. Step 6: Enter the monitoring stage to monitor whether metastable state occurs again.

【技术实现步骤摘要】
一种自适应亚稳态的FPGA阵列同步触发方法
本公开涉及FPGA阵列同步触发领域，特别涉及一种自适应亚稳态的FPGA阵列同步触发方法。
技术介绍
在自动化测试和大规模数据探测领域中，比如超导量子计算系统中，需要有多个基于FPGA的任意波形发生器(AWG)设备提供调制微波信号来调控量子处理器，这些FPGA阵列必须同步触发，以控制DAC阵列同步输出调制信号以满足调控多量子比特所需的高精度相位同步。再比如大规模ADC采集系统中，同样需要实现FPGA阵列的同步触发以控制ADC阵列的同步采样。为实现FPGA阵列的同步触发，通常所有FPGA具有同相位的工作时钟，同时会收到同相位的触发信号，进而实现FPGA阵列的同步触发。但由于触发信号相对于FPGA工作时钟为异步信号，有可能会出现亚稳态现象，导致多个FPGA响应之间可能出现一个时钟周期的抖动，这是不满足FPGA阵列同步需求的。工程上最直接的方法是手动调节触发线缆的长度，使得触发信号到达时刻满足FPGA工作时钟的建立和保持时间，从而规避亚稳态现象。这种方法在FPGA数目不多(比如小于10个)时可以采用，但随着FPGA数目的增多(比如成百个，或上千个)，该同步方法的工作量也会随之线性增加。另一种常用的方法是在FPGA触发信号的接收端加入一个延时单元，当检测有亚稳态现象出现时，手动调节延时单元的延时值至亚稳态现象消除。使用这种方法，每次设备上下电或硬件连接线缆的长度发生变化时，都需要手动校准，校准步骤繁杂，工作量大。
技术实现思路
(一)要解决的技术问题为了解决以上问题，本公开提出了一种自适应亚稳态的FPGA阵列同步触发方法，可以自动同步触发多个FPGA，大大提升FPGA阵列的同步校准效率。(二)技术方案本公开提供了一种自适应亚稳态的FPGA阵列同步触发方法，包括：初始化基于IODELAY的延时链调节模块；步骤2：主控FPGA的触发生成模块产生触发脉冲，延时链调节模块将触发脉冲延时一个延时长度，经由触发分发模块分发回主控FPGA的自适应模块；步骤3：主控FPGA的自适应模块判断在该延时长度下是否发生亚稳态，并将判断结果记录于寄存器中；步骤4：主控FPGA的延时链调节模块增加一个延时长度，重复执行步骤2和步骤3，得到所有延时长度下的亚稳态情况；步骤5：找出未发生亚稳态的延时区间，将将该延时区间的中间位置设置为主控FPGA的延时链调节模块的最终值，完成自适应过程；步骤6：进入监视阶段，监视亚稳态是否再次发生。在本公开的一些实施例中，在所述步骤1中，FPGA阵列上电，上位机向主控FPGA发送自适应开始指令；将延时链调节模块中的延时链复位至tap数为0的位置。在本公开的一些实施例中，在所述步骤2中，主控FPGA的触发生成模块产生指定间隔和个数的触发脉冲，通过延时链调节模块后，经由主控FPGA的pinout脚输出，延时后的触发脉冲通过触发分发模块后，由主控FPGA的pinin脚回到主控FPGA的自适应模块。在本公开的一些实施例中，在所述步骤3中，主控FPGA的自适应模块记录探测到的触发脉冲的间隔，并判断所述间隔是否与设置值相等；如果不相等，将寄存器的与tap数对应的位置置为1，表明该位置发生了亚稳态；如果相等，将寄存器的与tap数对应的位置置为0，表明该位置没有发生亚稳态。在本公开的一些实施例中，在所述步骤4中，控制主控FPGA的延时链调节模块，将其tap数加一，再重复执行步骤2和3，得到所有延时长度下，触发相对于时钟的亚稳态情况。在本公开的一些实施例中，在所述步骤5中，找到寄存器中值为0的位置区间，计算出该位置区间的中间位置对应的延时链调节模块的tap值，将该tap值对应的延时长度设置为延时链调节模块的最终值。在本公开的一些实施例中，在所述步骤6中，当温度、电压、硬件连接外部环境发生变化导致亚稳态再次发生时，给出亚稳态指示。(三)有益效果从上述技术方案可以看出，本公开至少具有以下有益效果：采用该方法实现的FPGA阵列同步触发，可以避免手动调整，上电自动进行同步，且同步后触发脉冲相对于工作时钟处于稳定区域的中间位置，比人工同步更稳定可靠；同时，随着FPGA数量增加，同步工作量不会额外增加，不需要人工介入。附图说明图1显示了亚稳态的发生机制，其中的(a)显示了无亚稳态情况下的工作时钟(clock)与触发脉冲(trigger)的波形，其中的(b)显示了无亚稳态情况下的AWG的输出波形；其中的(c)显示了亚稳态情况下的工作时钟(clock)与触发脉冲(trigger)的波形，其中的(c)显示了亚稳态情况下的AWG的输出波形；图2是基于FPGA的AWG阵列的星型连接示意图；图3是本公开实施例的FPGA阵列同步触发系统的示意图；图4是本公开实施例的自适应亚稳态过程中，触发生成模块输出触发脉冲的示意图；图5是本公开实施例的自适应亚稳态的FPGA阵列同步触发方法的流程图。具体实施方式为进一步详细介绍本公开的目的、技术方案和优点，以下结合具体实施实例，对本公开进一步详细说明。图1显示了亚稳态的发生机制。在其中的(a)图中，AWG工作时钟(clock)的上升沿与触发脉冲(trigger)上升沿是分离的，满足时钟的建立保持时间，时钟总能采集到有效的触发电平，这种情况下AWG能够被同步触发，即可以输出同步波形，如其中的(b)图所示，因此无亚稳态。在其中的(c)图中，工作时钟与触发脉冲上升沿发生重叠，时钟不能采集到有效的触发电平，导致AWG不能同步响应触发信号，多个AWG的波形输出会出现一个时钟周期的不同步，如其中的(d)图所示。在超导量子计算中，需同步触发FPAG阵列以实现AWG的同步触发，进而使能AWG中的DAC输出同步调制信号，来实现多量子比特的同步调控。故以下本实施方式中描述的AWG阵列触发本质上实为FPGA阵列的触发。由于所有的AWG具有同步的时钟和触发，触发信号又是由主控AWG分发而来，因此，只要完成了主控AWG的亚稳态规避，即可完成所有AWG的亚稳态规避。本公开实施例提供了一种自适应亚稳态的FPGA阵列同步触发方法。如图2所示，其显示了星型方式连接的任意波形发生器(AWG)阵列，每个AWG中包括一个FPGA，所以图1显示的也是星型方式连接的FPGA阵列。AWG阵列包括一个任选的主控AWG和其余的多个受控AWG(图1中是七个受控AWG)，主控AWG和受控AWG通过触发分发硬件实现星型方式连接。主控AWG和受控AWG都通过时钟树获得了等相位的250MHz同步时钟，主控AWG输出触发信号至触发分发硬件中，然后经由等长线缆分发至所有的AWG，以此确保AWG获得等相位的触发信号。此处的触发分发硬件为一驱多的扇出器件。FPGA阵列同步触发系统包括：上位机、星型方式连接的FPGA阵列。图3中以两个受控FPGA为例进行了说明。星型方式连接的FPGA阵列包括：一个主控AWG、两个受控AWG和一个触发分发硬件。主控AWG中的FPGA(以下称为主控FPGA)包括：监视模块(Monitor)、波形输出模块(Waveoutput)、触发生成模块(Trigger)、延时链调节模块(delay)和自适应模块(Self-adaption)。受控AWG中的FPGA(以下称为受控FPGA)包括：监视模块(Monito本文档来自技高网...

【技术保护点】
1.一种自适应亚稳态的FPGA阵列同步触发方法，包括：步骤1：FPGA阵列上电后自动进行自适应，初始化基于IODELAY的延时链调节模块；步骤2：主控FPGA的触发生成模块产生触发脉冲，延时链调节模块将触发脉冲延时一个延时长度，经由触发分发模块分发回主控FPGA的自适应模块；步骤3：主控FPGA的自适应模块判断在该延时长度下是否发生亚稳态，并将判断结果记录于寄存器中；步骤4：主控FPGA的延时链调节模块增加一个延时长度，重复执行步骤2和步骤3，得到所有延时长度下的亚稳态情况；步骤5：找出未发生亚稳态的延时区间，将该延时区间的中间位置设置为主控FPGA的延时链调节模块的最终值，完成自适应过程；步骤6：进入监视阶段，监视亚稳态是否再次发生。

【技术特征摘要】
1.一种自适应亚稳态的FPGA阵列同步触发方法，包括：步骤1：FPGA阵列上电后自动进行自适应，初始化基于IODELAY的延时链调节模块；步骤2：主控FPGA的触发生成模块产生触发脉冲，延时链调节模块将触发脉冲延时一个延时长度，经由触发分发模块分发回主控FPGA的自适应模块；步骤3：主控FPGA的自适应模块判断在该延时长度下是否发生亚稳态，并将判断结果记录于寄存器中；步骤4：主控FPGA的延时链调节模块增加一个延时长度，重复执行步骤2和步骤3，得到所有延时长度下的亚稳态情况；步骤5：找出未发生亚稳态的延时区间，将该延时区间的中间位置设置为主控FPGA的延时链调节模块的最终值，完成自适应过程；步骤6：进入监视阶段，监视亚稳态是否再次发生。2.如权利要求1所述的FPGA阵列同步触发方法，在所述步骤1中，FPGA阵列上电，上位机向主控FPGA发送自适应开始指令；将延时链调节模块中的延时链复位至tap数为0的位置。3.如权利要求1所述的FPGA阵列同步触发方法，在所述步骤2中，主控FPGA的触发生成模块产生指定间隔和个数的触发脉冲，通过延时链调节模块后，...

【专利技术属性】
技术研发人员：孙丽华，梁福田，林金，徐昱，郭成，吴玉林，龚明，邓辉，廖胜凯，彭承志，朱晓波，潘建伟，
申请(专利权)人：中国科学技术大学，
类型：发明
国别省市：安徽,34