K系列FPGA内部CLB模块定位及通用性配置测试方法技术

本发明专利技术提供K7系列FPGA内部CLB模块定位及通用性配置测试方法，包括：定位FPGA内部所有CLB模块的具体位置；对CLB模块阵列进行左右对等分，每等分中同行CLB模块并行，同列CLB模块串行进行配置，实现CLB资源的全覆盖；对配置的CLB模块阵列进行内建自测试，通过实际输出的数据与预期数据的比较，判断CLB模块阵列是否存在缺陷，若某个CLB模块出现问题，根据输出信号与时钟的对应关系，定位CLB模块出错的具体位置。本发明专利技术提供的K7系列FPGA内部CLB模块定位及通用性配置测试方法，实现了所有CLB模块的定位，不用计算“空洞”阵列具体位置，优化了配置程序，实现了最优化的配置次数，配置程序具有通用性，减少了程序重复编写的时间。

Test Method for Location and Universal Configuration of CLB Modules in K Series FPGA

The invention provides a method for locating and general configuration testing of CLB modules in K7 series of FPGAs, including: locating the specific location of all CLB modules in the FPGA; dividing the array of CLB modules into left and right parts, parallel to the same CLB module in each part and serial configuration with the same CLB module in the same column, so as to realize full coverage of CLB resources; building-in self-test of the configured CLB module array, and actual transmission. Comparing the output data with the expected data, we can judge whether the CLB module array has defects. If a CLB module has problems, we can locate the specific location of the CLB module error according to the corresponding relationship between the output signal and the clock. The K7 series of FPGA internal CLB module positioning and general configuration test method provided by the invention realizes the positioning of all CLB modules, optimizes the configuration program without calculating the specific location of the \hollow\ array, achieves the optimal configuration times, the configuration program has generality, and reduces the time of repetitive programming.

【技术实现步骤摘要】
K系列FPGA内部CLB模块定位及通用性配置测试方法
本专利技术涉及FPGA测试
，特别涉及K7系列FPGA内部CLB模块定位及通用性配置测试方法。
技术介绍
Kintex-7系列FPGA是Xilinx公司研制的高端FPGA产品，广泛应用于3G/4G无线、平板显示、Video、航空航天系统等，FPGA主要由可编程逻辑单元(CLB)、输入输出单元(IOB)、可编程互连线(PI)等组成，FPGA中90％的逻辑资源功能都是由CLB模块实现，因此CLB模块测试在FPGA测试中占用重要地位。然而K7系列FPGA的CLB模块阵列与Xilinx公司前期Virtex4、Virtex5系列FPGA不同，其分布排列不对称，具有“空洞”，需要对CLB模块阵列进行精准定位。针对“空洞”CLB阵列，传统的配置程序有两种方法，采用全部串联架构或者采用跳过“空洞”阵列的并行+串行架构设计。由于CLB模块数量多达数万个，CLB模块采用全部串联架构，综合、布局布线时间及测试时间会较长。采用跳过“空洞”阵列的并行+串行架构，需要计算多个“空洞”阵列的具体位置，需将程序划分为若干情况进行分类判断，且导致实际输出数据无法同步比较，使程序更加复杂，增大了程序的编写难度，此外每款FPGA空洞位置不一致，配置程序不具备通用性，配置程序可移植性较差。如何实现CLB模块的精准定位、简化配置程序设计，使程序简便且具有通用性，实现最优化配置，减少测试时间、提高测试效率，是Kintex-7系列FPGACLB模块测试面临的挑战。
技术实现思路
本专利技术的目的在于提供K7系列FPGA内部CLB模块定位及通用性配置测试方法，以解决CLB阵列存在“空洞”难以定位及配置程序设计复杂，配置程序可移植性较差的问题。为了解决上述技术问题，本专利技术的技术方案是：提供一种K7系列FPGA内部CLB模块定位及通用性配置测试方法，包括：定位FPGA内部所有CLB模块的具体位置；对CLB模块阵列进行左右对等分，每等分中同行CLB模块并行，同列CLB模块串行进行配置，实现CLB资源的全覆盖；对配置的CLB模块阵列进行内建自测试，通过实际输出的数据与预期数据的比较，判断CLB模块阵列是否存在缺陷，若某个CLB模块出现问题，根据输出信号与时钟的对应关系，定位CLB模块出错的具体位置。进一步地，找到空洞的具体位置，采取空洞阵列地址取反设计。本专利技术提供的K7系列FPGA内部CLB模块定位及通用性配置测试方法，针对具有“空洞”的CLB模块阵列进行设计而来，定位FPGA内部所有CLB模块的具体位置，配置程序采用等分配置，使配置程序具有通用性。与现有技术相比，CLB模块阵列定位跳过了“空洞”阵列，实现了所有CLB模块的定位，配置程序不用计算“空洞”阵列具体位置，采用左右对等分配置，实现了最优化的配置次数，配置程序具有通用性，减少了程序重复编写的时间。附图说明下面结合附图对专利技术作进一步说明：图1为本专利技术实施例提供K7系列FPGA内部CLB模块定位及通用性配置测试方法的步骤流程图；图2为本专利技术实施例一提供的CLB模块定位程序流程示意图；图3为本专利技术实施例一提供的CLB模块内建自测试流程示意图。具体实施方式以下结合附图和具体实施例对本专利技术提出的K7系列FPGA内部CLB模块定位及通用性配置测试方法作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本专利技术实施例的目的。本专利技术的核心思想在于，本专利技术提供的K7系列FPGA内部CLB模块定位及通用性配置测试方法，针对具有“空洞”的CLB模块阵列进行设计而来，定位FPGA内部所有CLB模块的具体位置，规避了“空洞”阵列的位置。配置程序不需要理会“空洞”阵列，具有通用化。因此与现有技术相比，CLB模块阵列定位跳过了“空洞”阵列，实现了所有CLB模块的定位，配置程序不用计算“空洞”阵列具体位置，采用左右对等分配置，实现了最优化的配置次数，配置程序具有通用性，减少了程序重复编写的时间。图1为本专利技术实施例提供一种K7系列FPGA内部CLB模块定位及通用性配置测试方法的步骤流程图。参照图1，K7系列FPGA内部CLB模块定位及通用性配置测试方法包括：S11、定位FPGA内部所有CLB模块的具体位置；S12、对CLB模块阵列进行左右对等分，每等分中同行CLB模块并行，同列CLB模块串行进行配置，实现CLB资源的全覆盖；S13、对配置的CLB模块阵列进行内建自测试，通过实际输出的数据与预期数据的比较，判断CLB模块阵列是否存在缺陷，若某个CLB模块出现问题，根据输出信号与时钟的对应关系，定位CLB模块出错的具体位置。实施例一以应用范围较广的7K410T-1FFG9000(Xilinx公司生产的高端FPGA产品)为例，进行具体设计及内建自测试，具体步骤如下所示。步骤一、CLB模块阵列定位。找到空洞的具体位置，例如左侧第一个空洞为：SLICE_X24Y100-SLICE_X24Y199、SLICE_X35Y100-SLICE_X35Y199。因“空洞”阵列地址较少，采取空洞阵列地址取反设计，可优化程序，为方便理解，定义XLLYLL为第一个空洞阵列左下角位置，即SLICE_X24Y100，其他位置与XLL的操作类似。图2为本专利技术实施例一提供的CLB模块定位程序流程示意图。参照图2，a、先定位X0、Y0地址；b、Y地址加一；c、若(Y>YLL)为真，表明地址不在“空洞”阵列之内，则记录当时的X、Y地址，若条件不成立，则表明地址在“空洞”阵列，此时不记录当时的X、Y地址；d、当Y＝YMAX，表明已经定位到CLB模块阵列的最顶端，则X地址加1，继续定位X1地址，Y0开始继续累加；e、当X＝XMAX，表明整个阵列已完成全部的定位及记录，则程序结束。步骤二、并行+串行架构的CLB模块配置设计CLB模块全部串行测试可实现CLB模块全覆盖测试，也可全部并行测试实现CLB模块的全覆盖测试。若CLB并行个数为N，则全串测试时间是并行测试时间的N倍，程序综合、布局布线及测试时间较长，而采用全并测试，资源占用太多，需要增加配置次数，而配置次数的增加也会造成测试总时间的增加，最优化的配置策略是采取并行+串行的策略，即CLB模块的X阵列并行，Y阵列串行，充分考虑了单次测试时间和配置次数的影响。配置程序需要用到CLB资源，因此无法一次进行CLB模块阵列全覆盖测试，最优化的全覆盖配置需要2次完成。为了实现程序的通用性，不采用跳过“空洞”的策略，配置采取CLB模块阵列对等分策略，当X阵列取Slice_XMAX的左半阵列，Y阵列取Slice_YMAX，“空洞”阵列多出的部分会自动配置到右半CLB阵列，此时CLB左半阵列全部配置，然后配置图形对调，配置CLB右半阵列，则右半阵列的“空洞”阵列多出的CLB模块会自动分配到左半CLB阵列模块，此时CLB右半阵列全部配置。两次配置叠加，确保了CLB模块的全覆盖测试，并且实现了最优化全覆盖配置，减少了测试次数及测试时间，且不用理会每款FPGA空洞位置，配置程序具备通用性。此外串行的Y取Slice_YMAX，可确保数据的输出同时完成，使输出结果可同步比较，优化了本文档来自技高网...

【技术保护点】
1.一种K7系列FPGA内部CLB模块定位及通用性配置测试方法，其特征在于，包括：定位FPGA内部所有CLB模块的具体位置；对CLB模块阵列进行左右对等分，每等分中同行CLB模块并行，同列CLB模块串行进行配置，实现CLB资源的全覆盖；对配置的CLB模块阵列进行内建自测试，通过实际输出的数据与预期数据的比较，判断CLB模块阵列是否存在缺陷，若某个CLB模块出现问题，根据输出信号与时钟的对应关系，定位CLB模块出错的具体位置。

【技术特征摘要】
1.一种K7系列FPGA内部CLB模块定位及通用性配置测试方法，其特征在于，包括：定位FPGA内部所有CLB模块的具体位置；对CLB模块阵列进行左右对等分，每等分中同行CLB模块并行，同列CLB模块串行进行配置，实现CLB资源的全覆盖；对配置的CLB模块阵列进行内建自测试，通过实际...

【专利技术属性】
技术研发人员：王立恒，项宗杰，徐导进，
申请(专利权)人：上海精密计量测试研究所，上海航天信息研究所，
类型：发明
国别省市：上海,31