半导体装置制造方法及图纸

实施方式提供一种能够降低导通电阻的半导体装置。实施方式的半导体装置具有第1半导体区域、第1导电型的第2半导体区域、第2导电型的第3半导体区域、第2导电型的第4半导体区域、栅极电极、第1电极和第2电极。第2半导体区域设在第1半导体区域的一部分之上。第3半导体区域设在第2半导体区域的一部分之上。第4半导体区域设在第1半导体区域的另一部分之上。第4半导体区域具有第1部分和第2部分。第1部分和第2半导体区域在与从第1半导体区域朝向第2半导体区域的第1方向交叉的第2方向上排列。第2部分位于第3半导体区域的上方。栅极电极隔着栅极绝缘层设在第2半导体区域的另一部分、第3半导体区域的一部分及第1部分之上。

Semiconductor Device

The embodiment provides a semiconductor device capable of reducing the on-resistance. The semiconductor device according to the embodiment has a first semiconductor region, a second semiconductor region of the first conductive type, a third semiconductor region of the second conductive type, a fourth semiconductor region of the second conductive type, a gate electrode, a first electrode and a second electrode. The second semiconductor region is located on a part of the first semiconductor region. The third semiconductor region is located on a part of the second semiconductor region. The fourth semiconductor region is located on another part of the first semiconductor region. The fourth semiconductor region has parts 1 and 2. The first and second semiconductor regions are arranged in the second direction intersecting the first direction from the first semiconductor region to the second semiconductor region. Part 2 is located above the third semiconductor region. The gate electrode is separated from the gate insulating layer and is located on another part of the second semiconductor region, a part of the third semiconductor region and a part of the first part.

【技术实现步骤摘要】
半导体装置本申请基于日本专利申请第2017－177095号(申请日：2017年9月14日)主张优先权，本申请通过参照该基础申请而包含其全部内容。
本专利技术的实施方式涉及半导体装置。
技术介绍
在MOSFET(MetalOxideSemiconductorFieldEffectTransistor，金属氧化物半导体场效应晶体管)等的半导体装置中，希望导通状态下的电阻(导通电阻)的减小。
技术实现思路
技术方案提供一种能够降低导通电阻的半导体装置。技术方案的的半导体装置具有第1半导体区域、第1导电型的第2半导体区域、第2导电型的第3半导体区域、第2导电型的第4半导体区域、栅极电极、第1电极和第2电极。上述第2半导体区域设在上述第1半导体区域的一部分之上。上述第3半导体区域设在上述第2半导体区域的一部分之上。上述第4半导体区域设在上述第1半导体区域的另一部分之上。上述第4半导体区域具有第1部分和第2部分。上述第1部分和上述第2半导体区域在与从上述第1半导体区域朝向上述第2半导体区域的第1方向交叉的第2方向上排列。上述第2部分位于上述第3半导体区域的上方。上述栅极电极隔着栅极绝缘层设在上述第2半导体区域的另一部分、上述第3半导体区域的一部分及上述第1部分之上。上述第1电极设在上述第3半导体区域的另一部分之上，与上述第3半导体区域电连接。上述第2电极设在上述第2部分之上，与上述第4半导体区域电连接。附图说明图1是表示有关实施方式的半导体装置的剖视图。图2是表示有关实施方式的半导体装置的一部分的剖视图。图3(a)～图5(d)是表示有关实施方式的半导体装置的制造工序的工序剖视图。图6是表示有关参考例的半导体装置的剖视图。具体实施方式以下，参照附图对本专利技术的各实施方式进行说明。另外，附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等并不一定与现实相同。此外，即使是表示相同部分的情况，也有通过附图将相互的尺寸或比率不同地表示的情况。此外，在本申请说明书和各图中，对于与已经说明过的要素同样的要素赋予相同的标号，适当省略详细的说明。在以下的说明中，n+、n、n－及p+、p、p－的表述表示各导电型的杂质浓度的相对的高低。即，带有“+”的表述表示与“+”及“－”的哪个都不带的表述相比，杂质浓度相对较高，带有“－”的表述表示与哪个都不带的表述相比，杂质浓度相对较低。以下说明的实施方式也可以使各半导体区域的p型和n型反型来实施。图1是表示有关实施方式的半导体装置1的剖视图。半导体装置1例如是LDMOS(laterallydiffusedmetaloxidesemiconductor，横向扩散金属氧化物半导体)。如图1所示，实施方式的半导体装置1具有半导体区域11(第1半导体区域)、p型(第1导电型的一例)基底区域12(第2半导体区域)、n+型(第2导电型的一例)源极区域13(第3半导体区域)、n型漂移区域14(第4半导体区域)、栅极电极20、源极电极21(第1电极)及漏极电极22(第2电极)。以后，在实施方式的说明中使用XYZ坐标系。设从半导体区域11朝向p型基底区域12的方向为Z方向(第1方向)。设与第1方向交叉的方向为X方向(第2方向)。设与包括X方向及Z方向的面交叉的方向为Y方向。在图1所示的例子中，半导体装置1还具有n+型漏极区域15(第5半导体区域)，p+型背栅区域16(第6半导体区域)、第1绝缘部31及第2绝缘部32。此外，在该例中，n+型源极区域13、n型漂移区域14、n+型漏极区域15、栅极电极20及漏极电极22在X方向上设有多个。半导体区域11的导电型例如是p－型。半导体区域11的导电型也可以是n－型。p型基底区域12设在半导体区域11的一部分之上。n+型源极区域13及p+型背栅区域16设在p型基底区域12的一部分之上。p+型背栅区域16在X方向上位于n+型源极区域13彼此之间。n型漂移区域14设在半导体区域11的另一部分之上。n型漂移区域14具有第1部分14A及第2部分14B。第1部分14A与p型基底区域12排列在X方向上。第2部分14B与n+型源极区域13及p+型背栅区域16相比，位于上方。栅极电极20隔着栅极绝缘层20s设在p型基底区域12的另一部分、n+型源极区域13的一部分及第1部分14A之上。p型基底区域12与n型漂移区域14之间的PN接合面的至少一部分位于栅极电极20的下方。源极电极21设在多个n+型源极区域13及p+型背栅区域16之上，与这些半导体区域电连接。n+型漏极区域15设在第2部分14B之上。漏极电极22设在n+型漏极区域15之上，与n型漂移区域14及n+型漏极区域15电连接。第1绝缘部31设在栅极电极20之上。第1绝缘部31与n+型漏极区域15排列在X方向上。第2绝缘部32在X方向上设在栅极电极20与第2部分14B之间。图2是表示实施方式的半导体装置1的一部分的放大剖视图。在图2中，将图1所示的栅极电极20及第2绝缘部32附近放大表示。如图2所示，第2绝缘部32的X方向上的长度L1比栅极绝缘层20s的Z方向上的长度L2长。此外，栅极电极20的Z方向上的长度L3比栅极电极20的X方向上的长度L4长。第2绝缘部32的下端弯曲。更具体地讲，第2绝缘部32具有第1面S1、第2面S2及弯曲面S3。第1面S1与第1部分14A接触，沿着X方向及Y方向。第2面S2与第2部分14B接触，沿着Z方向及Y方向。在第1面S1与第2面S2之间设有弯曲面S3。弯曲面S3相对于第1面S1朝向－X方向后退，相对于第2面S2朝向Z方向后退。说明半导体装置1的动作。在相对于源极电极21对漏极电极22施加了正电压的状态下，如果对栅极电极20施加阈值以上的电压，则在p型基底区域12的栅极绝缘层20s附近形成沟道(反型层)，半导体装置1成为导通状态。电子经由该沟道从源极电极21向漏极电极22流动。然后，如果施加在栅极电极20上的电压变得比阈值低，则p型基底区域12中的沟道消失，半导体装置1成为截止状态。当半导体装置1为截止状态时，栅极电极20的上部作为场板电极发挥功能。第2绝缘部32作为场绝缘层发挥功能。由此，栅极电极20的上端或第2绝缘部32的下端等处的电场集中被抑制。说明各构成要素的材料的一例。半导体区域11、p型基底区域12、n+型源极区域13、n型漂移区域14、n+型漏极区域15及p+型背栅区域16例如作为半导体材料而包括硅、碳化硅、氮化镓或砷化镓。在作为半导体材料而使用硅的情况下，作为n型杂质可以使用砷、磷或锑。作为p型杂质可以使用硼。栅极电极20包含多晶硅等的导电材料。栅极绝缘层20s、第1绝缘部31及第2绝缘部32包含氧化硅或氮化硅等的绝缘材料。源极电极21及漏极电极22包含铝、钨或镍等的金属材料。参照图3～图5，说明有关实施方式的半导体装置1的制造方法的一例。图3～图5是表示有关实施方式的半导体装置1的制造工序的工序剖视图。首先，准备p－型的半导体层11a。半导体层11a也可以是n－型。半导体层11a例如是半导体基板的一部分。或者，半导体层11a也可以通过使半导体材料外延生长到半导体基板之上而形成。在该半导体层11a的上表面上，如图3(a)所示，形成开口OP1。此时，在开口OP1的侧面本文档来自技高网...

【技术保护点】
1.一种半导体装置，其中，具备：第1半导体区域；第1导电型的第2半导体区域，设在上述第1半导体区域的一部分之上；第2导电型的第3半导体区域，设在上述第2半导体区域的一部分之上；第2导电型的第4半导体区域，设在上述第1半导体区域的另一部分之上，具有第1部分和第2部分，上述第1部分和上述第2半导体区域在与从上述第1半导体区域朝向上述第2半导体区域的第1方向交叉的第2方向上排列，上述第2部分位于上述第3半导体区域的上方；栅极电极，隔着栅极绝缘层设在上述第2半导体区域的另一部分、上述第3半导体区域的一部分及上述第1部分之上；第1电极，设在上述第3半导体区域的另一部分之上，与上述第3半导体区域电连接；以及第2电极，设在上述第2部分之上，与上述第4半导体区域电连接。

【技术特征摘要】
2017.09.14 JP 2017-1770951.一种半导体装置，其中，具备：第1半导体区域；第1导电型的第2半导体区域，设在上述第1半导体区域的一部分之上；第2导电型的第3半导体区域，设在上述第2半导体区域的一部分之上；第2导电型的第4半导体区域，设在上述第1半导体区域的另一部分之上，具有第1部分和第2部分，上述第1部分和上述第2半导体区域在与从上述第1半导体区域朝向上述第2半导体区域的第1方向交叉的第2方向上排列，上述第2部分位于上述第3半导体区域的上方；栅极电极，隔着栅极绝缘层设在上述第2半导体区域的另一部分、上述第3半导体区域的一部分及上述第1部分之上；第1电极，设在上述第3半导体区域的另一部分之上，与上述第3半导体区域电连接；以及第2电极，设在上述第2部分之上，与上述第4半导体区域电连接。2...

【专利技术属性】
技术研发人员：岩津泰德，
申请(专利权)人：株式会社东芝，东芝电子元件及存储装置株式会社，
类型：发明
国别省市：日本,JP