一种SOI工艺中MOS电容测试结构及其实现方法技术

本发明专利技术公开了一种SOI工艺中MOS电容测试结构及其实现方法，所述结构包括：多个MOS电容，各MOS电容用于模拟用户设计的MOS电容；伪MOS电容，用于测量栅极焊盘到其他焊盘的寄生电容，以利用同一个伪MOS电容结构去除所有MOS电容的寄生电容，通过本发明专利技术，可在减小占用wafer面积的同时保持测量MOS电容的精确度。

【技术实现步骤摘要】
一种SOI工艺中MOS电容测试结构及其实现方法
本专利技术涉及MOS电容测试
，特别是涉及一种SOI(Silicon-On-Insulator，即绝缘衬底上的硅)工艺中MOS电容测试结构及其实现方法。
技术介绍
如图1所示，现有MOS电容测试电路都是一种MOS电容结构对应一个伪MOS电容。如图2所示，测试时从金属连线和MOS的连接处断开内连接线(interconnection)来测量MOS电容的寄生电容(ParasiticCapacitance，Pad和连线引入的额外电容)，以把金属连线引入的额外电容和MOS本征电容分开。用户布线时会设计出不同结构的MOS电容，这些不同结构的MOS电容的最主要的区别是内连接线形状不同以及内连接线与离器件的距离不同，图3示出三种结构，每种结构都有4个连接焊盘：栅极G、漏极D、源极S以及体端B，最中间为MOS电容的MOS管区，栅极G到MOS管布设有第一内连接线，漏极D到MOS管布设有第二内连接线，源极S到MOS管布设有第三内连接线，体端B到MOS管布设有第四内连接线，栅极G到MOS管的第一内连接线的形状以及其到MOS管的漏极焊盘D的距离是产生寄生电容的关键所在，从上到下三种结构的第一内连接线离MOS电容的MOS管的漏极焊盘D的距离依次为102.595、32.525、7um，三种结构的内连接线的形状也不尽相同，这会产生不同的寄生电容。
技术实现思路
为克服上述现有技术存在的不足，本专利技术之目的在于提供一种SOI工艺中MOS电容测试结构及其实现方法，以减小占用wafer面积的同时保持评估MOS电容的精确度。为达上述及其它目的，本专利技术提出一种SOI工艺中MOS电容测试结构，包括多个MOS电容，各MOS电容用于模拟用户设计的MOS电容；伪MOS电容，用于测量栅极焊盘到其他焊盘的寄生电容，以利用同一个伪MOS电容结构去除所有MOS电容的寄生电容。优选地，每个MOS电容由MOS电容的MOS管区、栅极G连接焊盘、漏极D连接焊盘、源极S连接焊盘、体端B连接焊盘以及栅极G连接焊盘到所述MOS管区间的第一内连接线、漏极D连接焊盘到所述MOS管区间的第二内连接线、源极连接焊盘S到MOS管区间的第三内连接线、体端连接焊盘B到MOS管区间的第四内连接线组成。优选地，所述伪MOS电容由MOS电容的MOS管区、栅极G连接焊盘、漏极D连接焊盘、源极S连接焊盘、体端B连接焊盘以及栅极G连接焊盘到MOS管区间的第一伪内连接线、漏极D连接焊盘到MOS管区间的第二伪内连接线、源极连接焊盘S到MOS管区间的第三伪内连接线、体端连接焊盘B到MOS管区间的第四伪内连接线组成。优选地，所述第一、第二、第三、第四伪内连接线在与MOS管区相连处断开。优选地，该多个MOS电容的栅极焊盘以及栅极焊盘到MOS管区的第一内连接线形状设置为基本相同以保证寄生电容基本相似。优选地，各MOS电容/伪MOS电容的栅极G的连接焊盘以及栅极G的连接焊盘到MOS管区间的第一内连接线/第一伪内连接线不变，MOS管区的宽/长/叉指根据不同情况设置。优选地，MOS管区宽W和长L各取设定NW/NL个值，叉指NF取设定NNF个值，按该取值设计NW*NL*NNF个MOS电容，再放置一宽长叉指为对应取值范围中间值的MOS电容，将其第一～第四伪内连接线在与MOS管区相连处断开得到伪MOS电容。优选地，测量寄生电容时，在伪MOS电容栅极G的连接焊盘到MOS管区间的第一～四伪内连接线与MOS管区的连接处断开第一～四伪内连接线，在栅极G的连接焊盘测量得到栅极焊盘到其他焊盘的寄生电容。为达到上述目的，本专利技术还提供一种SOI工艺中MOS电容测试结构的实现方法，包括如下步骤：步骤S1，根据电路设计中MOS电容的W/L/NF生成矩阵；步骤S2，产生不同W/L/NF矩阵元素对应的MOS电容；步骤S3，产生MOS电容内连接线；步骤S4，判断所有元素是否产生完毕，若产生完毕，则进入步骤S5，否则返回步骤S2；步骤S5，产生伪MOS电容。优选地，于步骤S2中，对MOS管区宽W和长L各取设定NW/NL个值，叉指NF取设定NNF个值，按该取值设计NW*NL*NNF个MOS电容。与现有技术相比，本专利技术一种SOI工艺中MOS电容测试结构及其实现方法通过将不同尺寸的MOS电容和一个伪MOS电容的寄生电容设置为基本相似，根据电路设计中MOS电容的W/L/NF生成矩阵，产生不同W/L/NF矩阵元素对应的MOS电容，测量得到伪MOS电容的寄生电容和各MOS电容。附图说明图1为现有MOS电容测试电路结构的示意图；图2为现有测试结构的测试示意图；图3为现有不同结构的MOS电容的测试结构示意图；图4为本专利技术一种SOI工艺中MOS电容测试结构的结构示意图；图5为本专利技术一种SOI工艺中MOS电容测试结构的实现方法的步骤流程图。具体实施方式以下通过特定的具体实例并结合附图说明本专利技术的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本专利技术的其它优点与功效。本专利技术亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本专利技术的精神下进行各种修饰与变更。图4为本专利技术一种SOI工艺中MOS电容测试结构的结构示意图。如图4所示，本专利技术一种SOI工艺中MOS电容测试结构包括多个MOS电容1和一个伪MOS电容(Dummy)2。每个MOS电容1由MOS电容的MOS管区10、栅极G连接焊盘、漏极D连接焊盘、源极S连接焊盘、体端B连接焊盘以及栅极G连接焊盘到MOS管区10间的第一内连接线11、漏极D连接焊盘到MOS管区10间的第二内连接线12、源极连接焊盘S到MOS管区10间的第三内连接线13、体端连接焊盘B到MOS管区10间的第四内连接线14组成，用于模拟用户设计的MOS电容；伪MOS电容(Dummy)2由MOS电容的MOS管区20、栅极G连接焊盘、漏极D连接焊盘、源极S连接焊盘、体端B连接焊盘以及栅极G连接焊盘到MOS管区20间的第一伪内连接线21、漏极D连接焊盘到MOS管区20间的第二伪内连接线22、源极连接焊盘S到MOS管区20间的第三伪内连接线23、体端连接焊盘B到MOS管区20间的第四伪内连接线24组成，其伪内连接线21～24在与MOS管区20相连处断开，置于MOS电容测试结构附近，用于测量栅极焊盘(pad)到其他焊盘的寄生电容。具体地，将不同尺寸的MOS电容1和伪MOS电容2的栅极焊盘以及栅极焊盘到MOS管区的第一内连接线/第一伪内连接线形状设置为基本相同以保证寄生电容基本相似，即保持栅极G(Gate)的连接焊盘(Pad)以及栅极G的连接焊盘到MOS管区10/20间的第一内连接线11/第一伪内连接线21不变，MOS管区10的宽/长/叉指(W/L/NF)变化按照图4所示设置，即宽W(20～100um)和长L(0～20um)各取设定NW/NL个值，叉指NF(1～100)取设定NNF个值，按这几个取值设计NW*NL*NNF个MOS电容1，再放置一宽长叉指为对应取值范围中间值(比如宽、长、叉指分别为60um、10um、50左右，一般不能太大也不能太小)的MOS电容，将其内连接线21～24在与MOS管区20相连处断开得到一个伪MOS电容(Dummy)，这样就可以做到所本文档来自技高网...

【技术保护点】
1.一种SOI工艺中MOS电容测试结构，包括多个MOS电容，各MOS电容用于模拟用户设计的MOS电容；伪MOS电容，用于测量栅极焊盘到其他焊盘的的寄生电容，以利用同一个伪MOS电容结构去除所有MOS电容的寄生电容。

【技术特征摘要】
1.一种SOI工艺中MOS电容测试结构，包括多个MOS电容，各MOS电容用于模拟用户设计的MOS电容；伪MOS电容，用于测量栅极焊盘到其他焊盘的的寄生电容，以利用同一个伪MOS电容结构去除所有MOS电容的寄生电容。2.如权利要求1所述的一种SOI工艺中MOS电容测试结构，其特征在于：每个MOS电容由MOS电容的MOS管区、栅极G连接焊盘、漏极D连接焊盘、源极S连接焊盘、体端B连接焊盘以及栅极G连接焊盘到所述MOS管区间的第一内连接线、漏极D连接焊盘到所述MOS管区间的第二内连接线、源极连接焊盘S到MOS管区间的第三内连接线、体端连接焊盘B到MOS管区间的第四内连接线组成。3.如权利要求1所述的一种SOI工艺中MOS电容测试结构，其特征在于：所述伪MOS电容由MOS电容的MOS管区、栅极G连接焊盘、漏极D连接焊盘、源极S连接焊盘、体端B连接焊盘以及栅极G连接焊盘到MOS管区间的第一伪内连接线、漏极D连接焊盘到MOS管区间的第二伪内连接线、源极连接焊盘S到MOS管区间的第三伪内连接线、体端连接焊盘B到MOS管区间的第四伪内连接线组成。4.如权利要求3所述的一种SOI工艺中MOS电容测试结构，其特征在于：所述第一、第二、第三、第四伪内连接线在与MOS管区相连处断开。5.如权利要求1所述的一种SOI工艺中MOS电容测试结构，其特征在于：该多个MOS电容的栅极焊盘以及栅极焊盘到MOS管区的第一内连接线形状设置为基本相同以保证寄生电容基本相似。6.如权利要求5所述的一种S...

【专利技术属性】
技术研发人员：范象泉，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31