共享错误检测和校正存储器制造技术

描述了共享接口芯片上的错误校正存储器的设备和方法。实例设备包含：至少一个存储器芯片，所述至少一个存储器芯片具有多个第一存储器单元；以及接口芯片，所述接口芯片耦合到所述至少一个存储器芯片并且具有控制电路和存储区。所述控制电路检测所述至少一个存储器芯片的所述第一存储器单元中的一或多个缺陷存储器单元。所述控制电路进一步将所述第一存储器单元中的所述一或多个缺陷存储器单元的第一缺陷地址信息存储到所述存储区中。当已对于所述第一存储器单元中的所述一或多个缺陷存储器单元提供存取请求时，所述接口芯片响应所述第一缺陷地址信息和所述存取请求以存取所述存储区而非所述至少一个存储器芯片。

【技术实现步骤摘要】
【国外来华专利技术】共享错误检测和校正存储器
技术介绍
高数据可靠性、高速存储器存取、较低功耗和减少的芯片尺寸是半导体存储器所需要的特征。近年来，已经引进了三维(3D)存储器装置。一些3D存储器装置是通过竖直地堆叠芯片(例如，方块)并使用贯穿衬底通孔(TSV)互连芯片来形成的。3D存储器装置的益处包含减少电路延迟和功耗的较短互连、在各层之间允许不同层中的功能框之间有宽带宽总线的大量竖直通孔、以及相当小的占地面积。因此，3D存储器装置促进了较高的存储器存取速度、较低功耗以及芯片尺寸减少。实例3D存储器装置包含混合存储器立方体(HMC)、高带宽存储器(HBM)和宽-输入/输出(I/O)动态随机存取存储器(DRAM)。例如，高带宽存储器(HBM)是包含高性能DRAM和竖直堆叠的DRAM的存储器类型。四个DRAM芯片(例如，核心芯片)的典型HBM堆叠具有每个芯片两个128位通道总共八个输入/输出通道并且总宽度为1024位。HBM的接口(I/F)芯片提供了与八个输入/输出通道的接口，所述八个输入/输出通道互相独立地起作用。例如，针对每个通道，时钟频率、命令顺序以及数据可以独立地提供。因此，这八个输入/输出通道不一定彼此同步。存在可以执行用于HBM的几种测试类型。例如，一种测试类型可以使用可以设定在I/F芯片上的存储器内置自测(mBIST)电路来执行。mBIST电路提供用于验证由于堆叠芯片造成的失败。mBIST电路可以包含被称为错误捕捉存储器(ECM)的用于存储缺陷信息的存储器。例如，使用缺陷信息，可以执行硬修复如熔断熔丝以使具有故障位的行和列断开连接并将其用冗余的行或列代替。HBM具有通过使用mBIST电路执行的包装后修复功能。包装后修复功能使用冗余单元来进行修复，并且这些冗余单元一般形成在核心的存储器矩阵中。然而，包装后修复功能在缺陷单元的数量大于可修复单元的数量时可能无法通过提供冗余单元来修复缺陷。此外，可能难以修复属于冗余单元的一或多个缺陷单元。
技术实现思路
根据本公开的实施例的一种实例设备可以包含至少一个存储器芯片和接口芯片。所述至少一个存储器芯片可以包含多个第一存储器单元。所述接口芯片可以耦合到所述至少一个存储器芯片并且可以包含控制电路和存储区。所述控制电路可以检测所述至少一个存储器芯片的所述第一存储器单元中的一或多个缺陷存储器单元并且可以进一步将所述第一存储器单元中的所述一或多个缺陷存储器单元的第一缺陷地址信息存储到所述存储区中。当已对于所述第一存储器单元中的所述一或多个缺陷存储器单元提供存取请求时，所述接口芯片可以至少部分地响应所述第一缺陷地址信息和所述存取请求以存取所述存储区而非所述至少一个存储器芯片。根据本公开的实施例的一种实例接口芯片设备可以包含测试电路，所述测试电路包含测试逻辑电路和一或多个存储器。所述测试逻辑电路可以在所述测试电路耦合到至少一个存储器芯片时检测所述至少一个存储器芯片的一或多个缺陷存储器单元。所述一或多个存储器的第一部分可以将所述一或多个缺陷存储器单元的第一地址信息存储为缺陷地址信息。所述测试电路可以在所述测试逻辑电路基于所述缺陷地址信息确定存取请求包含与所述一或多个缺陷存储器单元相关的第二地址信息时响应于所述存取请求来存取所述一或多个存储器的第二部分中的一或多个存储器单元。根据本公开的实施例，一种共享接口芯片上的错误校正存储器的实例方法可以包含：检测存储器芯片的一或多个缺陷存储器单元；将所述一或多个缺陷存储器单元的第一地址信息存储为缺陷地址信息；以及基于所述缺陷地址信息响应于存取请求包含与所述一或多个缺陷存储器单元相关的第二地址信息来存取所述错误校正存储器中的一或多个存储器单元。附图说明图1A是根据本公开的实施例的半导体装置中的接口(I/F)芯片和多个核心芯片的示意图图1B是根据本公开的实施例的包含包括接口(I/F)芯片和所述多个核心芯片的半导体装置的存储器系统的示意图。图2是根据本公开的实施例的半导体装置中的I/F芯片的框图。图3是根据本公开的实施例的图2中的包含半导体装置中的存储器内置自测(mBIST)电路的接口电路的框图。图4A是根据本公开的实施例的半导体装置中的图3中的mBIST的测试操作过程的简化流程图图。图4B是根据本公开的实施例的由半导体装置中的mBIST执行的作为初始化测试操作过程的一部分的操作过程的简化流程图。图5是根据本公开的实施例的图3的数据输入/输出电路的示意图。图6是根据本公开的实施例的图3的存取信号输出电路的示意图。图7A是根据本公开的实施例的图3的存储区(MEM)的一部分的示意图。图7B是根据本公开的实施例的图3的MEM的一部分的示意图。图7C是根据本公开的实施例的图3的MEM的一部分的示意图。图7D是根据本公开的实施例的图3的MEM的一部分的示意图。图8是根据本公开的实施例的包含半导体装置中的存储器内置自测(mBIST)电路的I/F芯片的框图。图9是根据本公开的实施例的半导体装置中的所述多个核心芯片中的一个核心芯片的示意图。图10是根据本公开的实施例的包含半导体装置中的存储器内置自测(mBIST)电路的I/F芯片的框图。图11A是根据本公开的实施例的图10的I/F芯片中的写入操作的简化流程图。图11B是根据本公开的实施例的图10的I/F芯片中的读取操作的简化流程图。图12是根据本公开的实施例的半导体装置中的I/F芯片的框图。图13是根据本公开的实施例的半导体装置中的I/F芯片的框图。图14A是根据本公开的实施例的图13的I/F芯片中的写入操作的简化流程图。图14B是根据本公开的实施例的图13的I/F芯片中的读取操作的简化流程图。具体实施方式以下将参考附图详细解释本专利技术的各个实施例。以下详细说明参考了附图，所述附图通过说明的方式示出了可以实践本专利技术的特定方面和实施例。足够详细地描述这些实施例以使本领域技术人员能够实践本专利技术。可以利用其它实施例并且可以在不脱离本专利技术的范围的情况下做出结构、逻辑和电气改变。本文所揭示的各个实施例不一定是相互排他的，因为一些实施例可以与一或多个其它揭示的实施例组合形成新的实施例。图1A是根据本公开的实施例的半导体装置中的接口(I/F)芯片和多个核心芯片的示意图。例如，半导体装置10可以是3D存储器装置，如HBM、HMC、宽IODRAM。半导体装置是通过竖直地堆叠芯片形成的，如图1A所示。堆叠的芯片可以包含接口芯片21和核心芯片22。在这个实例中，每个核心芯片22可以是包含两个通道的存储器芯片。每个通道可以包含多个存储器单元和存取存储器单元的电路系统。例如，存储器单元可以是DRAM存储器单元。图1B是根据本公开的实施例的包含包括接口(I/F)芯片和所述多个核心芯片的半导体装置的存储器系统的示意图。存储器系统1可以包含存储器控制器11和3D存储器装置10。在这个实例中，核心芯片22a、22b、22c和22d分别包含通道A和C、通道B和D、通道E和G以及通道F和H。如图1B所示，核心芯片22的通道A、B、C、D、E、F、G和H可以经由不同的信号线23a、23b、23c、23d、23e、23f、23g和23h分别耦合到I/F芯片21。I/F芯片21可以包含从存储器控制器11接收对应信号的测试控制端子24、数据端子25和存取信号端子26。本文档来自技高网...

【技术保护点】
1.一种设备，其包括：至少一个存储器芯片，所述至少一个存储器芯片包括多个第一存储器单元；以及接口芯片，所述接口芯片耦合到所述至少一个存储器芯片并且包括控制电路和存储区，其中所述控制电路经配置以检测所述至少一个存储器芯片的所述第一存储器单元中的一或多个缺陷存储器单元并且进一步经配置以将所述第一存储器单元中的所述一或多个缺陷存储器单元的第一缺陷地址信息存储到所述存储区中，并且其中所述接口芯片经配置以当已对于所述第一存储器单元中的所述一或多个缺陷存储器单元提供存取请求时，至少部分地响应所述第一缺陷地址信息和所述存取请求以存取所述存储区而非所述至少一个存储器芯片。

【技术特征摘要】
【国外来华专利技术】2016.06.15 US 15/183,6541.一种设备，其包括：至少一个存储器芯片，所述至少一个存储器芯片包括多个第一存储器单元；以及接口芯片，所述接口芯片耦合到所述至少一个存储器芯片并且包括控制电路和存储区，其中所述控制电路经配置以检测所述至少一个存储器芯片的所述第一存储器单元中的一或多个缺陷存储器单元并且进一步经配置以将所述第一存储器单元中的所述一或多个缺陷存储器单元的第一缺陷地址信息存储到所述存储区中，并且其中所述接口芯片经配置以当已对于所述第一存储器单元中的所述一或多个缺陷存储器单元提供存取请求时，至少部分地响应所述第一缺陷地址信息和所述存取请求以存取所述存储区而非所述至少一个存储器芯片。2.根据权利要求1所述的设备，其中所述控制电路经配置以响应于所述设备的上电信号来执行存储器测试操作，并且进一步经配置以在所述存储器测试操作中检测所述第一存储器单元中的所述一或多个缺陷存储器单元。3.根据权利要求2所述的设备，其中所述接口芯片进一步包括经配置以接收测试指令的端子，其中所述控制电路经配置以响应于所述测试指令来执行所述存储器测试操作。4.根据权利要求1所述的设备，其中所述控制电路进一步经配置以对存取所述存储区执行等待时间控制。5.根据权利要求1所述的设备，其中所述至少一个存储器芯片包括其中存储第二缺陷地址信息的缺陷地址存储电路，所述第二缺陷地址信息属于所述至少一个存储器芯片的所述第一存储器单元中的其它一或多个缺陷存储器单元，其中所述第一缺陷地址信息与所述第二缺陷地址信息彼此不相同。6.根据权利要求5所述的设备，其中所述控制电路经配置以检测所述第一存储器单元中的所述其它一或多个缺陷存储器单元以产生所述第二缺陷地址信息，经配置以将所述第二缺陷地址信息存储在所述存储区中，并且进一步经配置以将所述第二缺陷地址信息编程到所述至少一个存储器芯片的所述缺陷地址存储电路中。7.根据权利要求1所述的设备，其中所述存储区包括在类型上不同于所述第一存储器单元的多个第二存储器单元。8.根据权利要求1所述的设备，其中所述至少一个存储器芯片和所述接口芯片彼此堆叠。9.根据权利要求1所述的设备，其中所述控制电路经配置以将存取地址信息和对应的数据存储到所述存储区并且在写入操作中将所述对应数据提供到所述至少一个存储器芯片，并且经配置以响应对所述存取地址信息所指定的所述第一存储器单元中的一或多个单元的读取请求，以便将所述存储区中存储的所述对应数据和从所述至少一个存储器芯片提供的所述对应数据进行比较，从而确定所述存取地址信息所指定的所述第一存储器单元中的所述一或多个单元是否有缺陷。10.根据权利要求1所述的设备，其进一步包括错误检测电路，所述错误检测电路经配置以从所述第一存储器单元中的一或多个单元接收数据并且在所述数据包含错误时提供错误信号，并且其中所述控制电路经配置以响应所述错误信号以将所述一或多个单元识别为所述一或多个缺陷单元并将指定所述一或多个单元的存取地址信息存储到所述存储区中作为所述第一缺陷地址信息。11.根据权利要求3所述的设备，其进一步包括：存储器控制器，所述存储器控制器经配置以将所述存取请求和写入数据到所述接口芯片并且进一步经配置以从所述接口芯片接收读取数据，其中所述存储器控制器进一步经配置以将所述测试指令提供到所述接口芯片的所述端子。12.一种接口芯片，其包括：测试电路，所述测试电路包括：测试逻辑电路；以及一或多个存储器，其中所述测试逻辑电路经配置以在所述测试电路耦合到至少一个存储器芯片时检测所述至少一个存储器芯片的一或多个缺陷存储器单元，其中所述一或多个存储器的第一部分经配置以将所述一或多个缺陷存储器单元的第一地址信息存储为缺陷地址信息，并且其中所述测试电路经配置以在所述测试逻辑电路基于所述缺陷地址信息确定存取请求包含与所述一或多个缺陷存储器单元相关的第二地址信息时响应于所述存取请求来存取所述一或多个存储器的第二部分中的一或多个存储器单元。13.根据权利要求12所述的接口芯片，其进一步包括：存取信号输出电路，所述存取信号输出电路经配置以向所述至少一个存储器芯片提供操作命令和第三地址信息；数据...

【专利技术属性】
技术研发人员：芝田友之，近藤力，田中启之，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国,US